Burak Kurt

Transkript

Burak Kurt

SAYISAL SİSTEMLER LABORATUVARI
DENEY FÖYÜ
ITU
Elektronik ve
Haberleşme
Mühendisliği
Bölümü
2012
Giriş
Bu derste kapı seviyesindeki uygulamalardan başlanarak kombinezonsal ve ardışıl devrelerin
analiz ve sentezleri yapılacaktır. Ders, BLG231(E) Sayısal Devreler dersinin konularını bilmeyi
gerektirmektedir. Derse deney saatleri dışında ön hazırlık, deneye hazırlanma ve rapor için
zaman ayrılması gerekmektedir.
Föy ön hazırlık ve raporları içermemektedir. Her hafta deneye dair ön hazırlık ve rapor internet
üzerinden ilan edilecektir.
Her deneyden önce deneyin ön hazırlığı yapılmalı ve deneye hazırlanılmalıdır.
Deney süresi 2 saattir. Bu sürede deneyi tamamlamak gerekmektedir. Deneye hazırlanılmış
olması, deneyi zamanında bitirmek için önemlidir.
Her deneyin raporu bir sonraki hafta deneye başlamadan önce rapor kutusuna atılarak teslim
edilir. Bilgisayar çıktısı kabul edilmeyecektir. Rapora, istenenler dışında örneğin deneyde elde
ettiğiniz sonuçlar gibi ek bilgi konulmamalıdır. Geç teslim edilen raporlar değerlendirmeye
alınmayacaktır.
Ön hazırlıkta ya da deney raporunda kopya tespiti, tüm deney notunun sıfır olmasına sebeptir.
Geçerli bir mazeret olması halinde sadece bir deney için telafi hakkı tanınacaktır.
Deneylere 15 dakikadan geç gelenler deneye katılamaz, deney notu sıfır verilir.
Ders, 10 deney (toplam %60) ve 1 final sınavı (%40) notu ile değerlendirilir. Final sınavında
uygulama olmayacak, sorular yazılı olarak çözülecektir. Final sınavına giriş hakkı alabilmek için
tüm deneylerin yapılmış olması gerekmektedir. Her deney 1/6 ön hazırlık, 4/6 deney
performansı, 1/6 rapor üzerinden notlandırılır. Deneylerde kısa sınav yapılmaz.
Hafta hafta ders planı aşağıdaki gibidir:
1. Bilgilendirme ve grupların kurulması
2. Bilgilendirme ve grupların kurulması
3. Deney 1 (TTL ve CMOS kapı karakteristikleri)
4. Deney 2 (Kombinezonsal devre analizi)
5. Deney 3 (Kombinezonsal devre sentezi)
6. Deney 4 (MSI kod çözücüler, çoğullayıcılar ve kodlayıcılar ile kombinezonsal devre sentezi ve analizi)
7. Deney 5 (Toplama, çıkarma ve karşılaştırma devrelerinin blok yapılar ile tasarımı)
8. Deney 6 (Bellek elemanlarının gerçeklenmesi ve analizi)
9. Deney 7 (Senkron ardışıl devre analizi)
10. Deney 8 (Senkron ardışıl devre sentezi)
11. Deney 9 (Asenkron ve senkron sayıcılar)
12. Deney 10 (Yazıcılar)
13. Telafi deneyleri
14. ders yok
Dersin asistanlarının iletişim bilgileri:
o Mustafa Kösem, oda: 1115, tel: 6734, kosem@itu.edu.tr
o Murat Şimşek, oda: 1115, tel: 6734, simsekmu@itu.edu.tr
o Mehmet Tükel, oda: 1111, tel: 6732, tukelme@itu.edu.tr
Dersin internet sayfası http://web.itu.edu.tr/~kosem/dersler/ssl.htm ’dir. Ayrıca Ninova
da kullanılacaktır. Dersle ilgili daha fazla bilgi, duyurular ve kaynaklar, internet sayfasında ya
da Ninova’da bulunacaktır.
Ders kaynakları:
o BLG231(E) - Sayısal Devreler ders notları.
o M. Morris Mano, “Digital Design”, Prentice Hall, 2002.
İTÜ – Elektronik ve Haberleşme Mühendisliği Programı – Sayısal Sistemler Laboratuvarı – Deney Föyü
0.1
Deney
1
TTL ve CMOS Kapı Karakteristikleri
1. Genel Açıklamalar
Genel olarak Boolean değerlerinin gösterimi için gerilim değerleri kullanılır ve iki Boolean
durumunu (lojik 0 ve 1) göstermek için iki farklı gerilime ihtiyaç duyulur. Eğer lojik 1 değerini temsil
etmek için kullanılan gerilim değeri, lojik 0 değerini temsil eden gerilim değerinden daha büyükse, bu
gösterime pozitif lojik gösterim denilir. Aksine, eğer lojik 1 değerini temsil etmek için kullanılan gerilim
değeri, lojik 0 değerini temsil eden gerilim değerinden daha küçükse, bu gösterime negatif lojik
gösterim denilir. Bu föyde tüm deneyler boyunca pozitif lojik gösterimi kullanılacaktır.
Lojik kapılar, {diyotlar ve dirençlerin}, {tranzistorler ve dirençlerin}, veya {diyotlar, tranzistorler ve
dirençlerin} bir anahtar elemanı fonksiyonunu gerçekleyecek şekilde tasarlanması ile elde edilir.
1.1. Lojik Kapıların Diyotlar ile Gerçeklenmesi
İlk olarak p-n diyotunu ele alalım. Diyot üzerindeki gerilim yaklaşık olarak 0.7V’a ulaştığında, akım,
diyot üzerinden ileri yönde (diyot sembolünde verilen yönde) akar. Bu durumda diyotun ileri yönde
iletime geçtiği (kutuplandığı) belirtilir. Akım değeri artmaya başladıkça, diyot üzerindeki gerilim fazla
artmaz ve genel olarak sabit kaldığı varsayılır. 0.7V’tan düşük veya negatif gerilim uygulandığında,
sızıntı akımları ihmal edilirse, diyot üzerinden akım akmaz. Negatif gerilim uygulandığında ise diyotun
geri yönde kutuplandığı belirtilir.
Üç girişli AND kapısının diyotlar ile tasarımı, Şekil 1a’da verilmiştir. Ek girişler, ek diyotların
eklenmesi ile sağlanabilir. Şekil 1’de verilen diyotların, 0.7V’ta ileri yönde iletime geçtiği, lojik 0 için
gerilim değerinin 0V ve lojik 1 için gerilim değerinin 5V olduğu kabul edilmiştir. Tüm girişler 0V’a sahip
olduklarında, tüm diyotlar ileri yönde iletime geçer ve akım, 5V’luk kaynaktan R direnci, diyotlar ve
giriş noktaları üzerinden akar. Eğer diyotlar eş ise, akım, diyotlar üzerine eşit olarak bölünür. Bu
yüzden çıkış gerilimi, 0.7V ile giriş gerilimi (0V) arasındaki gerilim farkı, yani 0.7V olur. Bu gerilim, çıkış
0 seviyesi olarak alınır. Eğer girişlerden birinin gerilimi 5V (lojik 1 değerini temsilen) yapılırsa, ilgili
diyot ters yönde kutuplanacaktır fakat diğer diyotlar hala ileri yönde iletimde oldukları için akım, bu
diyotlar üzerinden akmaya devam edecektir ve çıkış, lojik 0 seviyesinde kalacaktır. Bütün girişlere 5V
uygulandığında ise, bütün diyotlar açık devre olacaktır ve çıkış gerilimi, 5V olacaktır. Burada şuna
dikkat etmek gerekir; çıkışın lojik 0 seviyesini temsil eden çıkış gerilimi, giriş geriliminden 0.7V daha
büyüktür ve çıkışın lojik 1 seviyesini temsil eden çıkış gerilimi, giriş gerilimi (5V) ile aynı değere
sahiptir. Eğer benzer yapılı bir kapı ile bu kapı kaskad (ardı ardına) bağlanırsa, ikinci kapı çıkışının 0
seviyesinin gerilimi maksimum 1.4V, eğer bir üçüncü kapı bağlanırsa, üçüncü kapı çıkışının 0
seviyesinin gerilimi maksimum 2.1V olacaktır. Her kaskad kapı bağlanışı sırasında lojik 0 seviyesi lojik 1
seviyesine yaklaştığı için diyotlar ile tasarlanan birçok AND kapısı kaskad bağlanamaz.
Şekil 1b’de üç girişli diyotlu OR kapısı verilmiştir. Yine ek girişler, ek diyotların eklenmesi ile
sağlanabilir. Bütün girişlere 0V uygulandığında, çıkış gerilimi, bütün diyotlar açık devre olduğu için 0V
olacaktır. Eğer girişlerden herhangi birine 5V uygulanırsa, ilgili diyot iletime geçer ve çıkış gerilimi, giriş
1.1
Deney
1
geriliminin 0.7V eksiğine yani 4.3V’a sahip olur ve bu gerilim, lojik 1 seviyesi olarak alınır. Diyotlu AND
kapısı için verilen aynı nedenlerden dolayı diyotlar ile tasarlanan birçok OR kapısı kaskad bağlanamaz.
Şekil 1: a) Üç girişli AND kapısı, b) Üç girişli OR kapısı.
1.2. Lojik Kapıların İki Kutuplu Transistorlar ile Gerçeklenmesi
Temel Boolean işlemlerinden biri olan NOT işlemi, diyot ve direnç elemanları ile gerçeklenemez.
NOT işlemi için aktif elemanların (transistor) kullanılması gerekir. Lojik kapıların tasarımında
transistorlar, genellikle tam iletim ya da tam kesim durumlarında çalıştırılır. Tam iletim durumu doyma,
tam kesim durumu ise kesim olarak adlandırılır. İlk olarak iki kutuplu transistoru ele alalım. Bu
transistorun üç adet bağlantısı, emitör (emitter), baz (base) ve kollektör (collector), ve bu bağlantılar
ile ilişkili üç adet akımı, IE, IB ve IC vardır. Emietör akımının akış yönü, transistorun tipine göre
transistor üzerinde verilen sembol yönündedir. n-p-n transistorlarda emitör akımı, emitörden dışarı
doğru, baz ve kollektör akımı ise içeri doğru akar. Bir p-n-p transistorda ise durum, n-p-n
transistordakinin tersidir. Emitör akımının değeri, baz ve kollektör akımlarının toplamı, IE = IB + IC, ile
belirlenir. Bir iki kutuplu transistorda baz-emitör ve baz-kollektör jonksiyonları diyotlardan oluşur ve
baz-emietör gerilimi yaklaşık olarak 0.6V ve 0.7V arasında iken kolektör akımı;
IC
hFE I B
(1)
ilişkisi ile belirlenir. Burada hFE, DC akım kazancıdır. Bu değer genellikle 100'den büyüktür ve bu
yüzden baz akımı, kollektör akımından oldukça küçüktür ve emitör akımı, yaklaşık olarak kollektör
akımına eşittir. Baz akımı 0A olduğu müddetçe, sızıntı akımları da ihmal edilirse, kollektör ve emetör
akımları da 0A olacaktır. Bu durumda transistorun kesimde olduğu ve transistorun emitör ve kollektör
bağlantıları arasının açık olduğu bir anahtar gibi davrandığı belirtilir. Şekil 2a’da besleme kaynağı ile
kollektör arasındaki kutuplama direnci RC üzerinden akım akmadığı için bu direnç üzerinde bir gerilim
oluşmayacaktır. Bu yüzden kollektördeki gerilim, besleme gerilimine (5V) eşit olacaktır. Kesim durumu
genellikle baz ve emitör arasına 0V’un uygulanması ile sağlanır ama 0.6V’un altında bir gerilim
uygulamak da yeterlidir. Baz-emitör gerilimi 0.6V’u aştığında ise baz akımı artacak ve (1)’e göre
kollektör akımı da artacaktır. Bu durumda, kutuplama direnci üzerindeki gerilim artar ve kollektör
1.2
Deney
1
gerilimi düşmeye başlar. Kollektör ve emitör arasında doyma gerilimi VCEsat, olarak adlandırılır ve
yaklaşık olarak 0.2V olan bir minimum gerilim değerine sahip olduğu için kollektör gerilimi, 0.2V’un
altına düşemez. Baz akımı artmaya devam ettikçe kollektör ve baz akımı arasındaki ilişki, yani (1)
korunamayacaktır ve kollektör gerilimi ve akımı yaklaşık olarak sabit kalacaktır. Bu durumda,
transistorun doyuma ulaştığı belirtilir. Şekil 2b’de doyma durumunda kollektör akımı, besleme gerilimi,
5V, ve kutuplama direnci RC ile
IC
(5 VCEsat ) RC
(2)
şeklinde tanımlanır.
Şekil 2: İki kutuplu transistorun bir anahtar elemanı olarak davranışı.
Şekil 3’te bir NOT kapısını gerçekleyen transistor devresi verilmiştir. Eğer giriş gerilimi 0V (veya
0.6V’tan düşük) ise baz ve kollektör akımı oluşmayacaktır ve kollektör gerilimi 5V olacaktır. Giriş
gerilimi, 0.7V’tan yeterince büyük olduğu müddetçe transistor doyuma ulaşacaktır ve çıkış gerilimi
0.2V’a, (VCEsat) düşecektir. Bu yüzden devre, çıkışın lojik 0 seviyesi 0.2V ve lojik 1 seviyesi 5V olan bir
NOT kapısı gibi davranacaktır.
Şekil 3: NOT kapısı.
1.3
Deney
1
1.3. Diyot-Tranzistor-Lojik (DTL) Kapılar
Bölüm 1.1’de verilen diyotlu AND kapısı ve Bölüm 1.2’de verilen transistorlu NOT kapısı ile diyottransistorlu bir DTL NAND kapısı yapısı, Şekil 4’te verilmiştir.
Şekil 4: DTL NAND kapısı.
1.4. Tranzistor-Tranzistor-Lojik (TTL) Kapılar
İlk standart TTL, 1963 yılında sunulmuştur ve bugünkü birçok lojik devre elemanına temel
oluşturmuştur. Bir DTL kapı, bir TTL kapıya giriş diyotlarının yerine bu diyotlar ile aynı işlevi
gerçekleştiren çoklu-emitör transistorun kullanılması ile dönüştürülebilir. Bir çoklu-emitör transistor,
birden fazla emitör bölgesi olan bir transistordur ve her bir emitör-baz jonksiyonu, diyotlu AND
devresindeki bir diyot olarak işlev görür. Çoklu-emitör transistor kullanılarak tasarlanan bir TTL NAND
kapısı, Şekil 5’te verilmiştir.
Şekil 5: TTL NAND kapısı.
1.4
Deney
1
Bunun yanında transistorlar ile gerçeklenen iki girişli NAND ve NOR kapıları Şekil 6’da verilmiştir.
Şekil 6: a) TTL NAND kapısı, b) TTL NOR kapısı.
1.5. Schottky TTL (TTL-S)
TTL kapılarda transistorlar, ya kesimde ya da doymada çalışarak bir anahtarlama devresi
oluştururlar. Bir transistor doymaya ulaştığı zaman transistorun bazına, kollektör akımını sağlamak için
yeterli olan akımdan daha fazla akım girer ve transistorun doymadan çıkması için atılması gereken aşırı
yük birikimine neden olur. Bu aşırı yükü atmak nanosaniyeler mertebesinde zaman alır ve devrenin
çalışma hızı, transistorun doymaya girmeyecek şekilde düzenlenmesi ile arttırılır. Bu yüzden
transistorun baz ile kollektörü arasına Schottky adı verilen bir diyot yerleştirilir. TTL devreler üzerinde
gerçeklenen bu değişiklik, ilk olarak 1969 yılında yapılmıştır. Düşük güç tüketimine sahip Schottky TTL
(TTL-LS) ise 1971 yılında sunulmuştur. Bunun üzerine geliştirilmiş düşük güç tüketimine sahip TTL-ALS
yapıları sunulmuştur. TTL ailesi içinde propagasyon gecikme süresi ile güç tüketimi arasındaki bu
karşılaştırma, Tablo 1’de verilmiştir.
Tablo 1: Farklı TTL serilerinin performans karşılaştırılması
Lojik seriler Propagasyon gecikme süresi (ns) Güç tüketimi (mW) Hız-güç çarpımı (pJ)
TTL
10
10
100
TTL-S
3
19
57
TTL-LS
9,5
2
19
TTL-AS
1,5
20
30
TTL-ALS
4
1
4
1.6. Emetör Kuplajlı Lojik (ECL)
ECL tasarımda elemanların yüksek işlem hızına sahip olabilmeleri için transistorların doyuma
girmeleri, uygun eleman değerlerinin seçimi ile önlenir. Bir ECL devresindeki transistorlar, kesim veya
1.5
Deney
1
iletim durumunda çalışırlar. Besleme gerilimleri 0V ve –5.2V’tur ve lojik seviyeleri TTL’de verilenler ile
aynı değildir.
1.7. Metal-Oksit-Yarıiletken (MOS) Kapılar
TTL ve ECL kapılarında kullanılan iki kutuplu transistorlar yerine metal-oksit-yarıiletken alan etkili
transistorların (MOSFET) kullanılması ile bir alternatif kapı ailesi ortaya çıkmıştır. Bir MOSFET, n-kanal
(nMOS) veya p-kanal (pMOS) olarak gerçeklenebilir ve bu iki tür, kanal oluşturmalı (enhancement) ve
ayarlamalı (depletion) modlarda çalıştırılabilir. Bir MOS tranzistorün üç adet bağlantısı, kaynak
(source), geçit (gate) ve savak (drain), vardır.
Kanal oluşturmalı modda çalışan bir n-kanal MOSFET’i ele alalım. Bu tranzistor genel olarak savak
bağlantısına, kaynak bağlantısına göre pozitif bir gerilimin uygulanması ile çalıştırılır. Geçit-kaynak
gerilimi, VGS, 0V olduğunda kaynak ile savak arasından akım akmaz (Şekil 7a) ve VGS gerilimi
arttırıldığında kaynak ile savak arasında iletimin olduğu bir noktaya ulaşılır (Şekil 7b). İletimin başladığı
bu gerilim, eşik gerilimi (VT) olarak adlandırılır. Geçit-kaynak arasındaki gerilim, eşik gerilimini aşmaya
başladığında IDS akımının değeri artar. Böylece bu eleman, iletim ve açık devre konumları ile bir lojik
eleman olarak davranır. VT gerilimi yaklaşık 1V’tur.
Kanal ayarlamalı çalışan bir n-kanal MOSFET’te ise VT gerilimi negatiftir. VGS gerilimi 0V olduğunda,
kaynak ile savak arasında iletim başlar. Geçit-kaynak gerilimi, negatif eşik geriliminden düşük olduğu
zaman ise iletim durur. Böylece bir iki-durumlu eleman elde edilir. pMOSFET’ler, nMOSFET’lere benzer
şekilde çalışır fakat bütün gerilimlerin polaritesi değiştirilir. pMOSFET’in bir anahtar elemanı olarak
davranışı, nMOSFET’te verilenin tersi şeklindedir.
Şekil 7: Kanal oluşturmalı n-kanal MOSFET’in bir anahtar elemanı olarak davranışı.
pMOS, nMOS’un gerçeklenmesi sırasında karşılaşılan zorluklardan dolayı daha önce ortaya
çıkmıştır. nMOS elemanlar, pMOS elemanlardan yaklaşık olarak 2-3 kat daha hızlı işlem
yapabilmektedirler. Şekil 8’de, kanal oluşturmalı modda çalışan nMOSFET’ler ile tasarlanan NOT, NAND
ve NOR kapıları verilmiştir.
1.6
Deney
1
Şekil 8: a) MOS NOT kapısı, b) MOS NAND kapısı, c) MOS NOR kapısı.
1.8. Tümlemeli Metal-Oksit-Yarıiletken (CMOS) Kapılar
Tümlemeli MOS (CMOS) yapının temel taşlarını, n-kanal ve p-kanal MOSFET transistorlar oluşturur
ve lojik kapılar, bu yapılar kullanılarak gerçeklenebilir. CMOS teknolojisinde temel fikir, besleme ve
toprak işaretlerinin hiçbir zaman birleşmemesidir. 74C00, dört adet iki girişli AND kapısı içeren TTL
7400 tümdevresinin CMOS karşılığıdır. Birçok uygulamada, TTL’in CMOS versiyonlarının kullanılmasının
sebebi, bu tümdevrelerin TTL’e nazaran daha az güç tüketmesidir. Fakat bu tümdevreler, TTL’e
nazaran daha yavaş çalışır.
1.9. Temel Kapı Karakteristikleri
Sayısal tümdevrelerin temel karakteristikleri, tümdevrelere ait olan giriş/çıkış-düşük/yüksek seviye
gerilim ve akım değerlerinin yanı sıra gürültü marjları, propagasyon gecikme süreleri, güç tüketimleri,
giriş ve çıkış yelpaze sayısı olarak bilinir.
Gürültü marjı (NM), gürültünün kapı tarafından tolere edilebileceği en büyük genlik değeridir. Lojik
kapılarda gürültü, kapının girişindeki istenmeyen akım ve gerilim değişiklikleri olarak tanımlanır.
Gürültünün değeri çok büyük olursa, istenmeyen çıkışlara neden olabilir. Bununla beraber, sayısal
sistem girişindeki gürültü gerilim seviyesi, gürültü marjından düşük seviyede ise bu gürültü, analog
sistemlerde olduğu gibi birikerek çıkışa aktarılmaz. Şekil 9’da gürültü marjının grafiksel gösterimi
verilmiştir.
1.7
Deney
1
Şekil 9: Gürültü marjının grafiksel gösterimi.
Şekil 9’da,
VIL : Kapının düşük (LOW) olarak algılayabileceği en yüksek giriş gerilim seviyesi,
VIH : Kapının yüksek (HIGH) olarak algılayabileceği en düşük giriş gerilim seviyesi,
VOL : Kapının düşük (LOW) olarak verebileceği en büyük gerilim seviyesi,
VOH : Kapının yüksek (HIGH) olarak verebileceği en düşük gerilim seviyesi olarak tanımlanır.
Gürültü marjı, yüksek seviye için, NMH = VOH – VIH, düşük seviye için, NML = VIL – VOL, olarak
tanımlanır. Bir lojik kapının istenen çıkışı vermesi için kapının girişindeki gürültü geriliminin değeri, Şekil
9’da gösterilen gri renkli bölgelerdeki gürültü marj değerlerine eşit veya küçük olmalıdır. Siyah renkli
bölge ise kapı çıkışının kararsız hale geldiği giriş gerilimi değer aralığını göstermektedir. Gürültünün
genliği, bu gürültü marjları dışına çıktığında kapı, istenmeyen çıkışlar verebilir veya kararsız hale
gelebilir. Sayısal devrelerde kapılar, birbirine kaskad olarak bağlandığı için düşük seviyeli giriş gerilimi,
VOL değerinden daha yüksek ve yüksek seviyeli giriş gerilimi, VOH değerinden daha düşük olamaz.
Ayrıca, kapının normal şartlar altında yani girişleri besleme ya da toprak gerilimleri ile
sürüldüğünde çıkışının lojik 1 olması sağlandığında, çıkışının gerilim seviyesi VH, lojik 0 olması
sağlandığında çıkışının gerilim seviyesi VL olarak adlandırılır. VH, VOH’den daha yüksek, VL’de VOL’den
daha düşük seviyededir. Bir kapı çıkışı zorladıkça gerilim seviyeleri VH ve VL’den marj değerler olan VOH
ve VOL’ye doğru kayar. Kapı girişlerini süren bir önceki kapının zorlanması, aktarılan işaret üzerinde
gürültü bulunması ya da işaretin zayıflaması durumunda, kapı girişlerinde VH ve VL’den farklı gerilim
seviyeleri gözlenebilir. Önceki paragrafta da belirtildiği gibi, kapının işlevini yerine getirebilmesi için
girişindeki gerilim değerleri lojik 1 ise Vbesleme ile VIH aralığında, lojik 0 ise VIL ile Vtoprak aralığında
kalmalıdır.
Propagasyon gecikme süresi, tP, bir elemanın girişindeki seviye değişimi ile elemanın çıkışında
oluşacak seviye değişimi (yüksek seviyeden alçak seviyeye, H-L, alçak seviyeden yüksek seviyeye, L-H)
için geçen süredir. tPHL, giriş geriliminin VIH’ye veya VIL’ye göre %50 değiştiği andan itibaren çıkış
geriliminin VOH’den VOL’ye %50 değişene kadar geçen süredir. tPLH de benzer şekilde çıkışın VOL’den
1.8
Deney
1
VOH’ye geçişi için tanımlanır. tPLH ve tPHL genellikle birbirine eşit değildir ve kapının ortalama gecikme
süresi;
t PLH
ort
t PHL
2
(3)
şeklinde belirlenir. Propagasyon gecikme süresi, kapının çalışabileceği en büyük frekans değeri ile
doğrudan ilgilidir. Genellikle sayısal devrenin çalışma frekansı, toplam en kötü gecikme süresi ile
belirlenir. Yükselme süresi (tr); giriş geriliminin VIL değerinin %10 fazlasından, VIL’nin %90 fazlasına
kadar artımı sırasında geçen süredir. Düşme süresi (tf) ise VIH değerinin %10 eksiğinden, VIH’nin %90
eksiğine kadar azalması sırasında geçen süre olarak tanımlanır. Propagasyon gecikme, yükselme ve
düşme sürelerinin genlik-zaman diyagramı, Şekil 10’da verilmiştir.
Şekil 10: Propagasyon gecikme süreleri, yükselme ve düşme süreleri
Güç tüketimi, kapı elemanın çalışması sırasında harcadığı güç olarak tanımlanır ve Pdis = VCC . ICC
ifadesiyle hesaplanır. ICC değeri, düşük ve yüksek seviyelerde harcanan akımların aynı olmamasından
dolayı bu iki değerin ortalaması, ICC = (ICCH + ICCL)/2, olarak ifade edilir. Tüm elektronik elemanlarda
olduğu gibi lojik kapılarda da bir miktar enerji ısıya dönüşür. Bu ısı, tümdevrede fiziksel hataların
oluşmasına ve tümdevrenin yıpranmasına neden olur. Bu yüzden tümdevre tasarımlarında, genellikle
güç tüketimi daha az olan ve aynı zamanda geniş ölçekli tasarımları destekleyen CMOS teknolojisi
kullanılır.
1.9
Deney
1
Bir kapının giriş yelpazesi, kapının destekleyebileceği giriş sayısı olarak tanımlanır. Kullanılan
tümdevrede herbir kapı için kaç giriş mevcutsa, giriş yelpazesi odur. Çıkış yelpazesi ise, kapının normal
çalışma sınırları dışına çıkmadan bu kapının çıkışına bağlanabilecek maksimum kapı sayısıdır. Düşük
seviye (lojik 0) çıkışa sahip bir kapının çıkış yelpazesi, yüksek seviye (lojik 1) çıkışa sahip aynı kapının
çıkış yelpazesine, her bir seviyedeki maksimum çıkış akım değerleri ve giriş akım değerleri farklı olduğu
için eşit değildir. Buna göre her bir seviyedeki çıkış yelpaze sayısı,
Lojik 1 çıkışına sahip kapının çıkış yelpazesi: IOH(max)/IIH(max),
Lojik 0 çıkışına sahip kapının çıkış yelpazesi: IOL(max)/IIL(max) olarak ve
kapının çıkış yelpazesi min(IOH(max)/IIH(max), IOL(max)/IIL(max)) olarak belirlenir.
Sayısal tümdevreler, üretilirken uygulanan teknolojilere göre şu şekilde sınıflandırılırlar:
ECL : Emetör-kuplajlı lojik
TTL : Tranzistor-tranzistor lojik
I2L : Entegre enjeksiyonlu lojik
MOS : Metal-oksitli yarı iletken
CMOS : Tümlemeli metal-oksitli yarıiletken
TTL, geniş çaplı bir sayısal fonksiyonlar listesine sahiptir. ECL, yüksek hızlı işlemler, MOS ve I2L,
yüksek bileşen yoğunluğu, CMOS ise düşük güç tüketimi gerektiren sistemlerde kullanılmaktadır. TTL
ve CMOS lojik ailesine mensup tümdevrelerin kendilerine has özellikleri şu şekilde verilebilir:
TTL-teknolojisi (74xx) : Lojik devrelerde en sık kullanılan teknolojidir ve iki temel unsur ile
karakterize edilebilir. Kapı başına gecikme süresi, yaklaşık olarak 20ns ve güç tüketimi 15mA/lojik kapı.
TTL-teknolojisi (54xx) : Temel olarak TTL tümdevreler ile aynı özelliklere sahiptir, fakat askeri
amaçlara yönelik üretilirler.
TTL-L (74Lxx) : Daha az güç harcarken, daha düşük hıza sahiptirler.
TTL-S (Schottky : 74Sxx) : TTL-LS tümdevreler kadar hızlı olmasına rağmen fazla güç tüketirler.
TTL-LS (Low Schottky : 74LSxx) : TTL tümdevrelerden daha az güç tüketirken, TTL tümdevreler
ile aynı işlem süresine sahiptir.
TTL-AS (Advanced Schottky : 74ASxx) : Yüksek frekanslarda çalışabilmelerine rağmen TTL
tümdevrelerden daha fazla güç harcarlar.
TTL-ALS (Advanced LS : 74ALSxx) : LS tümdevrelerden daha hızlı ve daha yüksek çıkış akımına
sahiptir.
TTL-H (High speed : 74Hxx) : Yüksek frekanslarda çalışabilmelerinin yanı sıra gürültü marjları
yüksektir.
TTL-F (Fast I/O : 74F) : Yüksek hızlara sahiptir ve bunun için çok fazla güç harcar.
TTL-OC : Bu sayısal tümdevreler, TTL ile benzer özelliklere sahiptir fakat TTL ile karşılaştırıldığında
daha fazla propagasyon gecikme süresine sahiptir.
CMOS (4xxx & 74Cxx) : Bu teknolojinin en önemli avantajı, düşük güç tüketimine sahip olmasıdır.
1.10
Deney
1
CMOS-AC (74ACxx) : Yüksek hızlı ve TTL uyumludur.
CMOS-HC (74HCxx) : Yüksek hızlara sahiptir.
CMOS-H (High speed : 74HCTxx) : Düşük güç tüketimi sağlarken daha yüksek frekanslarda
çalışma olanağı sağlar.
Tablo 2’de bazı lojik ailelerin birbirleriyle çıkış yelpaze sayısı, güç tüketimi, gürültü marjı,
propagasyon gecikme süresi ve çalışma frekansı açılarından karşılaştırması verilmiştir.
Tablo 2: Bazı lojik ailelerinin birbirleriyle karşılaştırılması (VG: Çok iyi, G: İyi, P: Zayıf)
Çıkış
Güç Tüketimi
Gürültü
Propagasyon
Çalışma
Aile
Lojik Kapı
Yelpazesi
(mW/kapı)
Marjı
Gecikmesi (ns/kapı) Frekansı(MHz)
TTL
NAND
10
10
VG
10
35
TTL-H
NAND
10
22
VG
6
50
TTL-L
NAND
20
1
VG
33
3
TTL-LS
NAND
20
2
VG
9,5
45
TTL-S
NAND
10
19
VG
3
125
TTL-AS
NAND
40
10
VG
1,5
175
TTL-ALS
NAND
20
1
VG
4
50
ECL 10K
OR-NOR
25
40-55
P
2
>60
ECL100K
OR-NOR
??
40-55
P
0.75
600
MOS
NAND
20
0.2-10
G
300
2
74C
NOR/NAND
50
0.01/1
VG
70
10
74HC
NOR/NAND
20
0.0025/0.6
VG
18
60
74HCT
NOR/NAND
20
0.0025/0.6
VG
18
60
74AC
NOR/NAND
50
0.005/0.75
VG
5,25
100
74ACT
NOR/NAND
50
0.005/0.75
VG
4,75
100
2. Deney Sırasında Yapılacaklar
2.1. TTL NOR Kapısının Statik (Boşta Çalışma) Karakteristiğinin Bulunması
Boşta çalışma karakteristiği, kapı çıkışı yüksüz iken Vo=f(Vi) bağıntısıdır. Şekil 11’de verilen devreyi
deney setine kurarak boşta çalışma karakteristiğini, uygun değerler alarak bir tablo halinde elde ediniz.
Şekil 11: Boşta çalışma karakteristiğinin çıkartılması için kurulacak devre.
1.11
Deney
1
2.2. CMOS NOR Kapısının Statik (Boşta Çalışma) Karakteristiğinin Bulunması
Bölüm 2.1’de TTL NOR kapısı için yapılanları, CMOS NOR kapısı için tekrar ediniz.
2.3. TTL Kapılarının Dinamik Karakteristiğinin Bulunması
Bir lojik kapının gecikmesinin Şekil 10’da gösterildiği gibi, tPLH ve tPHL olmak üzere iki bileşeni
vardır. Bir kapının toplam gecikmesi, tek sayıda NOR kapısının oluşturduğu osilatör devresinin (ring
osilatörü) ürettiği işaretin periyodunun ölçülmesiyle bulunabilir. Deneyde ise yine tek sayıda NOR
kapısının Şekil 12’deki gibi gecikme zinciri oluşturacak şekilde bağlanması ile gecikme süreleri tespit
edilecektir. Şekil 12’deki devreyi deney setine kurarak hem darbe üreteci çıkışını hem de gecikme
zincirinin çıkışını osiloskopla izleyiniz ve darbe üreteci çıkışının yükselen ve düşen kenarlarda ne kadar
geciktiğini tespit ediniz. Buradan bir NOR kapısı için olan tPLH ve tPHL değerlerini belirleyiniz.
Şekil 12: Gecikme zinciri.
Gecikmenin gözlenemeyecek kadar küçük olması halinde kurduğunuz devreyi ring osilatör yapısına
dönüştürüp osilasyon periyodundan, bir NOR kapısı için ortalama gecikme süresini belirleyiniz.
2.4. CMOS Kapıların Dinamik Karakteristiklerinin Bulunması
Bölüm 2.3’te TTL NOR kapısı için yapılanları, CMOS NOR kapısı için tekrar ediniz.
1.12
Deney
1
2.5. TTL Kapıları Üzerinde Harcanan Gücün Ölçümü
TTL NOR kapısı üzerinde harcanan gücü, Şekil 13’teki devrede tüm girişlere 1Hz ile 1MHz arasında
çeşitli frekanslarda TTL işareti uygulanmış iken ölçerek, Pdis=g(f) bağıntısına ilişkin güç ve frekans
değerlerini tablo halinde elde ediniz (VCC = 5V, Pdis = VCC . ICC). ICC akımı, ampermetre yardımıyla ya da
gerilim kaynağı ile tümdevre arasına konulan R = 100Ω’luk direnç üzerindeki gerilim düşümü ile
hesaplanacaktır.
Şekil 13: TTL kapıları üzerinde harcanan gücün bulunması için kurulacak devre
2.6. CMOS Kapıları Üzerindeki Harcanan Gücün Ölçümü
Bölüm 2.5’te TTL NOR kapısı için yapılanları, CMOS NOR kapısı için tekrar ediniz.
3. Malzeme Listesi
Malzeme
Adet
7402 - TTL NOR tümdevresi
1
4001 - CMOS NOR tümdevresi
1
100 ohm direnç
1
1.13
Deney
2
Kombinezonsal Devre Analizi
Giriş değişkenleri x = x1, x2, …, xn ve çıkış değişkeni z olan bir Boolean fonksiyonu; eğer z
çıkışının değeri, x değerlerinin sadece o anki değerlerine bağlı ve z’nin önceki değerlerinden tamamen
bağımsız ise bir kombinezonsal fonksiyondur. Bir kombinezonsal fonksiyonun devre elemanları
kullanılarak gerçeklenmesi sonucu elde edilen devreye, kombinezonsal devre denilir. Kombinezonsal
devrelerin grafları, yönlü ve çevre içermeyen graflardır (DAG) ve geribesleme bağlantıları içermez. Bu
yüzden kombinezonsal devrelere çevrimsiz devreler de denilir.
Kombinezonsal devrelerin analizi, devre tarafından gerçeklenen fonksiyonun belirlenmesini içerir.
Sayısal devre içinde kullanılan farklı elamanların Boolean ifadeleri ile devre içindeki her bir bağlantının
Boolean ifadeleri belirlenebilir. Sayısal devreler, sayısal elemanların birleşmesinden meydana geldiği
için devrenin çıkış fonksiyonu, Boolean cebri kullanılarak elde edilen ifadelerin yardımı ile Boolean
ifadeleri cinsinden belirlenebilir. Bunun yanında iki değerli Boolean cebri, B2={0,1}, sayısal devrelerin
tanımlanmasında kullanılır. Devre içindeki her bir bağlantı, 0 ve 1 değerlerinden birini alabilecek
değişken olarak gösterilir ve devrenin fonksiyonu, devre girişlerinin bütün olası kombinasyonlarına
karşılık devre çıkışının aldığı değerlerin oluşturduğu doğruluk tablosu ile belirlenebilir. Böylece devre
fonksiyonunun belirlenmesi, Boolean ifadeleri veya doğruluk tablosu formunda olabilir. Bir sayısal
devre, devrenin kendi fonksiyonunu gerçekleyip gerçeklemediğinin belirlendiği test aşamasında analiz
edilir. Devrede bir hata olduğu belirlendikten sonra hata yerinin bulunması ve hata düzeltimi
aşamalarına geçilir. Bunun yanında, verilen iki adet devrenin aynı fonksiyonu gerçekleştirip
gerçekleştirmediğinin belirlenmesinde devre analizi yöntemleri kullanılır.
2.1. Adım 1
Şekil 1’de verilen devrenin her bir kapısına ilişkin Boolean ifadelerini, devrenin giriş değişkenleri
cinsinden bulunuz. Bu şekildeki devreyi deney setine kurunuz. Kullanılan bütün tümdevrelerin besleme
ve toprak bağlantılarını yapınız. Devrenin girişlerini lojik anahtarlardan alıp, devredeki her bir kapının
çıkışını LED’lere (Light Emitting Diode) bağlayınız ve
Tablo 1’de verilen doğruluk tablosunu doldurunuz.
Şekil 1: Analizi yapılacak kombinezonsal devre.
2.1
Deney
2
Tablo 1: Şekil 1’de verilen devrenin doğruluk tablosu.
x3
x2
x1
x0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
G1
G2
G3
G4
G5
G6
G7
G8
2.2. Adım 2
Şekil 2’deki devreyi deney setine kurunuz. Kullanılan bütün tümdevrelerin besleme ve toprak
bağlantılarını yapınız. Devrenin girişlerini lojik anahtarlardan alıp, devre çıkışlarını LED’lere bağlayınız
ve Tablo 2’de verilen doğruluk tablosunu doldurunuz. Elde edilen doğruluk tablosunun yardımıyla
devrenizin fonksiyonunu belirleyiniz.
Şekil 2: Fonksiyonu belirlenecek kombinezonsal devre.
2.2
Deney
2
Tablo 2: Şekil 2’de verilen devrenin doğruluk tablosu.
x1
x2
y1
y2
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
f0
f1
f2
3. Malzeme Listesi
Malzeme
Adet
7400 – NAND tümdevresi
1
7402 – NOR tümdevresi
1
7408 – AND tümdevresi
1
7432 – OR tümdevresi
1
7486 – EXOR tümdevresi
1
2.3
Deney
3
Kombinezonsal Devre Sentezi
Bir kombinezonsal devrenin tasarımında ilk olarak sözle tanım ile ifade edilen devre fonksiyonu için
devrenin x1, x2, ..., xn girişleri ile z çıkışına karşılık düşen doğruluk tablosu oluşturulur. Doğruluk
tablosunda x1, x2, ..., xn değişkenlerinin bütün 2n adet giriş kombinasyonlarının oluşturduğu küme, n-
küp veya n-boyutlu uzay olarak anılır. n-boyutlu uzay içinde birer nokta olan 2n adet giriş
kombinasyonunun her biri için z çıkışının değeri, 1 (1-noktası), 0 (0-noktası) veya belirlenmemiş (keyfi
noktası) olur. Bir giriş kombinasyonu için çıkışın belirlenmemiş olması, bu giriş kombinasyonunun asla
uygulanmayacağını ve 0 ya da 1 olabileceğini gösterir. Eğer bir devrenin çıkışı, 1-noktasına karşılık
gelen bütün girişler için 1 ve 0-noktasına karşılık gelen bütün girişler için 0 ise bu devre, çıkışına ait
olan fonksiyonu gerçekler denilir. Kombinezonsal devre sentezinde amaç, verilen bir devre
fonksiyonunun gerçeklenmesidir. Kombinezonsal lojik devre sentez yöntemleri genel olarak iki grupta
toplanabilir. Birinci yöntem, elde edilen doğruluk tablosu yardımıyla Quine-McCluskey veya Karnaugh
yöntemlerinin uygulanmasıyla minimal fonksiyonu bulmaktır. Minimal fonksiyonun bulunmasında
kullanılacak yöntemin hangisi olacağına fonksiyon içinde bulunan bağımsız değişken sayısının
belirlenmesi sonucu karar verilir. Değişken sayısı, 4-5’e kadar olan fonksiyonlarda Karnaugh
yönteminin uygulanması daha çabuk sonuca ulaştıracağı için tercih edilir. Minimal fonksiyona karşı
düşen devre, iki seviyeli (çarpımlar toplamı ya da toplamlar çarpımı) gerçekleştirilebileceği gibi belirli
bir gecikme süresi göz önüne alınarak iki seviyeli devreden daha az devre karmaşıklığına sahip olacak
şekilde çok seviyeli olarak da gerçeklenebilir. Çıkış sayısı birden fazla olan devrelerde aynı zamanda
devre çıkışlarına ait olan fonksiyonlar iki seviyeli olarak birlikte indirgenerek devrenin, PLA devre
karmaşıklığının azaltılması amaçlanır. Kombinezonsal devrelerde karmaşıklık, kapı sayısı artı giriş sayısı
olarak tanımlanır. Ancak, tüm kapıların giriş sayıları aynı ise devre karmaşıklığı sadece kapı sayısı ile de
belirlenebilir. Bir kombinezonsal devrenin seviyesi ise, devrenin her bir girişinden her bir çıkışına
uzanan yollarda bulunan maksimum kapı elemanı sayısıdır. Kombinezonsal lojik devre sentezinde ikinci
yöntem ise sözle tanımdan bir algoritma çıkararak, bu algoritmaya karşı düşen devreyi gerçeklemektir.
Bu
yöntem,
genellikle
değişken
sayısı
ve/veya
keyfi
çıkışları
fazla
olan
fonksiyonların
gerçekleştirilmesinde oldukça elverişlidir. Örnek olarak, karşılaştırıcı ve kodlayıcı devreleri bu yöntemle
gerçeklenebilir.
Bu iki kombinezonsal devre sentez yöntemi karşılaştırıldığında, ilk yöntem için değişken sayısı
arttığında doğruluk tablosunun üstel biçimde büyüdüğü görülmektedir. İkinci yöntemde ise böyle bir
sorunla karşılaşılmaz ama sözle tanımdan her zaman bir algoritma çıkarabilmek de mümkün
olmamaktadır.
Teorik olarak, kapı elemanları ile devre tasarımı gerçeklenirken kullanılacak kapı ve kapı giriş
sayısının minimalleştirilmesi esas alınır. Ancak, uygulamada tümdevreler kullanıldığı için minimallik
kavramı, tümdevre sayısı ile ilişkili olmaktadır. Minimal tümdevre sayısını sağlamak için var olan farklı
yöntemlerden biri, aynı tür kapı kullanımı için kullanılan ortak kapı dönüşümleridir.
3.1
Deney
3
Sözle Tanım 1 : BCD sayıları, (84-2-1) koduna dönüştüren kombinezonsal devrenin tasarlanması
istenmektedir. BCD’den (84-2-1)’e kod dönüştürücü devresi, dört adet bağımsız giriş, x3x2x1x0, (x3 : En
anlamlı bit - Most Significiant Bit: MSB) ve dört adet çıkıştan, 84-2-1, (8 : MSB) oluşmaktadır. Bu
devrenin giriş değişkenleri, on tabanındaki sayıların ikili kodlanmış halinde iken, çıkışları bu sayıların
(84-2-1) kodundaki karşılığıdır. Bir giriş kombinasyonunun (84-2-1) kod karşılığı, çıkışlarından her biri 0
veya 1 değerine sahip olan ve bu değerler ile çıkışa ait kodun katsayıları (8 4 -2 –1) ile çarpılıp
toplandığında elde edilen sonuç, bu giriş kombinasyonunun on tabanındaki karşılığı olan değerler
kombinasyonudur. On tabanındaki sayılar (0-9) haricinde geriye kalan altı giriş kombinasyonu için
çıkışlar, keyfi değerlerini alır. Tablo 1’de bu kod dönüştürücünün doğruluk tablosu verilmiştir.
Tablo 1 : BCD – (84-2-1) kod dönüştürücü doğruluk tablosu.
x3
x2
x1
x0
f8
f4
f-2
f-1
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
0
0
1
0
0
1
1
0
0
0
1
1
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
1
1
0
1
1
0
1
1
0
1
0
1
0
0
1
1
1
1
0
0
1
1
0
0
0
1
0
0
0
1
0
0
1
1
1
1
1
10-
15
Keyfi
Elde edilen doğruluk tablosundaki her bir çıkış için elde edilen Boolean fonksiyonları;
f8 : x0x2 + x1x2 + x1’x3
f4 : x0x2‘ + x1x2‘ + x0’x1’x2
f-2 : x0x1’+ x0’x1
(1)
f-1 : x0
şeklindedir. Bu çıkış fonksiyonlarının iki seviyeli çarpımlar toplamı şeklinde AND, OR ve NOT kapıları
kullanılarak gerçeklenmesi istendiğinde 7 adet iki girişli AND kapısı, 1 adet üç girişli AND kapısı, 2 adet
üç girişli OR kapısı, 1 adet iki girişli OR kapısı ve 3 adet NOT kapısı ile toplam 6 adet tümdevre
gerekmektedir. Bu fonksiyonların ortak bileşenlerinin bulunmasına ve aynı tür kapıların kullanılmasına
dikkat ederek 3 adet tümdevre ile 4 seviyeli olarak tasarlanan devre, Şekil 1’de verilmiştir.
3.2
Deney
3
Şekil 1: BCD’den 84-2-1’e kod dönüştürücü devresi
Sözle Tanım 2 : Sekiz girişli, x7x6x5x4x3x2x1x0, ve üç çıkışlı, Z2Z1Z0, olan bir indis kodlayıcı devresi
tasarlanmak istenmektedir. İndis, devre girişlerinde yer alan değişkenlerden birinin girişi lojik 1
değerine ve diğerlerinin lojik 0 değerine sahip olması ile belirlenir ve devrenin çıkış değerleri (Z2 :
MSB), bu girişin sahip olduğu indis değerinin ikili kodlanmış halidir. Öncelik kodlayıcısının doğruluk
tablosu, Tablo 2’de verilmiştir.
Tablo 2: İndis kodlayıcı doğruluk tablosu
x7
x6
x5
x4
x3
x2
x1
x0
Z2
Z1
Z0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
1
1
0
1
0
0
0
0
0
0
0
1
1
1
Diğer giriş kombinasyonları
Keyfi
İndis kodlayıcı devresinin tasarımı için 8 değişkenli 3 adet indirgenmiş fonksiyonu Quine-McCluskey
veya Karnaugh yöntemi ile bulmak yerine her bir çıkış fonksiyon değerinin 1 olması için hangi giriş
değişkenlerinin 1 olması gerektiği belirlenerek gerçeklenen devre, Şekil 2’de verilmiştir.
3.3
Deney
3
Şekil 2: İndis kodlayıcı devresi.
Bir Boolean fonksiyonu SSI kapı elemanları (Small Scale Integrated circuits) ile gerçeklenebildiği
gibi aynı zamanda MSI (Medium Scale Integrated circuits), LSI (Large Scale Integrated circuits) ve
VLSI (Very Large Scale Integrated circuits) ailesinden PLD (Programmable Logic Devices) ve PLD’lerin
bir uzantısı olan FPGA (Field Programmable Gate Arrays) ve PLC (Programmable Logic Circuits) gibi
elemanlar ile de gerçeklenebilir. SSI, MSI, LSI ve VLSI tümdevreler sırasıyla 1-10, 10-100, 100-1000
ve 1000-... arasında kapı elemanı içeren tümdevrelerdir.
2.1. Adım 1
Şekil 1’de verilen devreyi deney setine kurunuz. Kullanılan bütün tümdevrelerin besleme ve toprak
bağlantılarını yapınız. Devrenin girişlerini lojik anahtarlardan alıp devrenin çıkışlarını LED’lere
bağlayınız. Doğruluk tablosunda verilen giriş kombinasyonlarını uygulayarak devrenizin istenilen
fonksiyonu gerçekleştirip gerçekleştirmediğini saptayıp keyfi giriş kombinasyonlarına karşılık gelen
çıkışların değerlerini belirleyiniz.
2.2. Adım 2
Şekil 2’de verilen devreyi deney setine kurunuz. Kullanılan bütün tümdevrelerin besleme ve toprak
bağlayınız. Doğruluk tablosunda yer alan giriş kombinasyonlarını uygulayarak devrenizin istenilen
fonksiyonu gerçekleştirip gerçekleştirmediğini saptayınız.
3. Malzeme Listesi
Malzeme
Adet
1
2
1
3.4
Deney
4
MSI Kod Çözücüler, Çoğullayıcılar ve Kodlayıcılar
ile Kombinezonsal Devre Sentezi ve Analizi
Kod çözücüler (decoder), genellikle n girişli 2n çıkışlı MSI tümdevrelerdir. Yine de, ikili kodlanmış
on tabanındaki sayılar (Binary Coded Decimal (BCD) : 0-9) için 4 girişli 10 çıkışlı, 4x10, kod çözücüler
de mevcuttur. Kod çözücü girişlerinin her bir değer kombinasyonu için bu kombinasyonun on
tabanındaki karşılığı olan çıkış, aktif olurken diğer çıkışlar aktif değildir. Buna göre, aktif-0 ve aktif-1
çıkışlı olarak iki tür kod çözücü vardır. Aktif-0 çıkışlı bir kod çözücü tümdevresinde, uygulanabilecek her
bir giriş kombinasyonuna karşılık ilişkili çıkış lojik 0 değerine sahip iken, diğer çıkışlar lojik 1 değerine
sahip olur. (Benzer şekilde aktif-1 çıkışlı kod çözücü tümdevresinde ilişkili çıkış lojik 1 değerini alırken,
diğer çıkışlar lojik 0 değerini alır.) Böylece, her bir çıkış, kod çözücünün giriş kombinasyonuna ilişkin
maksterimini (veya minterimini) oluşturur. Bundan dolayı, kod çözücü tümdevreleri ile herhangi bir
Boolean fonksiyonu gerçeklenebilir. Belirli giriş ve çıkış sayısına sahip olan kod çözücü tümdevreleri ile
giriş ve çıkış sayıları arttırılmış kod çözücü yapıları elde edilebilir.
Çoğullayıcılar (multiplexer), seçilen bir girişteki veriyi, veri hattına aktarırlar. Çoğullama işlemi, çok
sayıda bilginin daha az sayıda kanal veya hat üzerinden iletimidir. Böylece, birden fazla veri, istenen
sırada tek bir veri hattından iletilebilir. Bundan dolayı, çoğullayıcılar veri toplayıcı olarak da adlandırılır.
Veri hattının diğer tarafında veri dağıtıcı (demultiplexer) kullanılarak birden fazla veri tek bir hat
üzerinden zamanda çoğullama yapılarak iletilebilir. Çoğullayıcılar, n adet kontrol girişi ve 2n adet veri
girişi olmak üzere toplam n+2n adet girişe sahiptir. Çoğullayıcılarda veri aktarımı, n adet kontrol
girişinin yardımıyla 2n adet girişteki verinin çıkışa aktarılması ile sağlanır. Çıkışa aktarılacak olan verinin
bulunduğu giriş, indisi kontrol giriş kombinasyonunun on tabanındaki karşılığı olan giriştir. Böylece,
2nx1’lik bir çoğullayıcı kullanılarak n değişkenli bir Boolean fonksiyonu, fonksiyonun aldığı değerler veri
girişlerine, değişkenleri ise kontrol girişlerine bağlanarak her bir giriş kombinasyonu için ilgili
kombinasyona ait lojik değerin çıkışa aktarılması ile gerçeklenebilir. Belirli giriş sayısına sahip olan
çoğullayıcı tümdevreleri ile giriş sayıları arttırılmış çoğullayıcı yapıları elde edilebilir.
Kodlayıcılar (encoder), 2n adet girişe, n adet çıkışa sahiptir. Bu açıdan kod çözücünün yapısına
göre ters bir yapıya sahiptir. Girişlerinden yalnızca bir tanesi aktif (Aktif-0 girişli kodlayıcı için sadece
bir tane giriş lojik 0 ve diğer girişler lojik 1 değerini alır. Aktif-1 girişli kodlayıcı için sadece bir giriş lojik
1 değerini alırken, diğer girişler lojik 0 değerini alır.) olduğunda, kodlayıcının çıkışı, aktif girişin indisinin
iki tabanındaki karşılığıdır. Örneğin aktif-1 8x3 kodlayıcısına x7x6x5x4x3x2x1x0 : 00010000 girişi
uygulandığında, çıkış değeri olarak (3)10 = (011)2 ikili kodu elde edilir. Birden fazla aktif giriş varsa,
çıkış tanımsızdır. Öncelik kodlayıcılar, girişlerinden birden fazlasının aktif olmasına izin verirken
çıkışlarında öncelikli olan aktif girişe ait olan değeri üretirler ve diğer aktif girişleri önemsemezler.
Öncelik sıralaması, genellikle en büyük giriş indisinden en küçük giriş indisine doğrudur. Öncelikli
kodlayıcılar, genellikle mikroişlemcili sistemlerde kesme (interrupt) kontrolü için kullanılırlar.
4.1
Deney
4
2.1. Adım 1
Tablo 1’de doğruluk tablosu verilen f1 ve f2 fonksiyonlarının kod çözücü ve AND kapıları ile
tasarlanması istenmektedir. Buna göre tasarlanan devre, Şekil 1’de verilmiştir.
Tablo 1 : Kod çözücü ve çoğullayıcılar ile gerçeklenecek f1 ve f2 fonksiyonlarının doğruluk tablosu.
x2
x1
x0
f1
f2
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
0
1
0
0
1
0
1
0
1
1
0
1
1
0
0
1
1
1
1
1
1
Şekil 1’deki devreyi deney setine kurunuz. Bütün tümleşik elemanlara besleme ve toprak
bağlantısını yapınız. Kod çözücünün kontrol girişlerine uygun lojik değerler bağlayınız. Bunun için kod
çözücünün katalog bilgisinden yararlanınız. Devre girişlerini lojik anahtarlardan alıp çıkışlarını
LED’lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını gösteriniz.
Şekil 1: Tablo 1’de verilen f1 ve f2 fonksiyonlarının 74138 kod çözücüsü ile tasarımı.
4.2
Deney
4
2.2. Adım 2
Tablo 1’de doğruluk tablosu
verilen f1 ve f2 fonksiyonlarının
çoğullayıcılar
ile
tasarlanması
istenmektedir.
tasarlanan
Buna
devre,
göre
Şekil
2’de
verilmiştir. Şekil 2’de verilen
devreyi deney setine kurunuz.
Bütün
tümleşik
elemanlara
besleme ve toprak bağlantısını
Şekil 2: Tablo 1’de verilen f1 ve f2 fonksiyonlarının 74153
yapınız. Çoğullayıcının kontrol
çoğullayıcısı ile tasarımı.
girişlerine uygun lojik değerler
bağlayınız. Bunun için çoğullayıcının katalog bilgisinden yararlanınız. Devrenin girişlerini lojik
anahtarlardan alıp, çıkışlarını LED’lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını
belirleyiniz.
2.3. Adım 3
Şekil
3’te
aktif-0
çıkışlı
74153 kod çözücü ve aktif-0
girişli ve çıkışlı 74148 öncelikli
kodlayıcı tümdevrelerini içeren
devrenin
analiz
edilmesi
istenmektedir. Bunun için Şekil
3’teki
devreyi
kurunuz.
deney
Bütün
setine
Şekil 3: Fonksiyonu belirlenecek devre.
tümleşik
elemanların besleme ve toprak bağlantılarını yapınız. Devre girişlerini lojik anahtarlardan alıp, çıkışlarını
LED’lere bağlayınız. Tablo 2’de verilen doğruluk tablosunu doldurarak devrenin fonksiyonunu
belirleyiniz.
Tablo 2: Şekil 3’te verilen devrenin doğruluk tablosu.
x2
x1
x0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
f1
f2
f3
4.3
Deney
4
3. Malzeme Listesi
Malzeme
Adet
7404 – NOT tümdevresi
1
1
74138 – kod çözücü tümdevre
1
74148 – öncelikli kodlayıcı tümdevre
1
74153 – çoğullayıcı tümdevre
1
4.4
Deney
5
Toplama, Çıkarma ve Karşılaştırma Devrelerinin
Blok Yapılar ile Tasarımı
Bazı çok değişkenli fonksiyonların doğal yapılarından dolayı, bu fonksiyonların blok yapılar
(iterative networks) kullanılarak gerçeklenmesi daha uygun olur. Buna göre, eş bloklar birbirleri ile
uyumlu bir biçimde bağlanarak istenilen giriş ve çıkış sayısında devreler oluşturulabilir. Bu devreler, bu
tür fonksiyonların diğer yöntemlerle gerçeklenmesine oranla büyük kolaylık sağlar. Bilindiği gibi giriş
sayısı arttıkça fonksiyonun alacağı değer-nokta sayısı da üstel olarak artmaktadır. Blok yapılarda ise,
sadece birim modül tasarımı yapılır ve bu modüller birbirlerine bağlanarak geniş ölçekli devreler
tasarlanabilir. Bağlantıların ve yapıların basitliği nedeniyle bu blok yapılar, özellikle VLSI devrelerde
kullanılmaktadır. Örnek olarak toplama, çıkarma, çarpma, karşılaştırma ve benzeri devreler, blok
yapılar kullanılarak tasarlanır.
Bir toplama devresinin en basit blok yapısı, yarı toplayıcı devresidir. Yarı toplayıcı devresinin iki
adet girişi, A ve B, ve iki adet çıkışı, E ve T, vardır. A ve B toplanacak iki biti gösterirken T çıkışı,
toplamı, E çıkışı ise bu toplam sonucunda oluşan eldeyi gösterir. Şekil 1’de yarı toplayıcı devresinin
doğruluk tablosu ve kapı elemanları ile tasarımı verilmiştir.
Şekil 1: Yarı toplayıcı doğruluk tablosu ve devresi.
Bir bitten daha fazla bit içeren sayıların toplama işleminde, bitlerin toplamında ortaya çıkan elde
bitlerini göz önüne almak gerekir. Yarı toplayıcılar kullanılarak tasarlanan tam toplayıcı devresi ve
doğruluk tablosu, Şekil 2’de verilmiştir. Tam toplayıcılar, 3 girişli 2 çıkışlı bloklardır. Yarı toplayıcılardan
farklı olarak elde girişinin de blok yapısına katılmasıyla aritmetik toplama işlemini gerçekleyecek
modüller elde edilmektedir. Elde çıkışlarının düşük anlamlı bitlerden yüksek anlamlı bitlere Şekil 3’teki
gibi aktarılmasıyla n-bitlik paralel toplayıcı elde edilir. n-bitlik paralel toplama devresinde, toplam
sonucunun oluşması için n. tam toplayıcı bloğu, n-1 adet tam toplayıcı bloğunun oluşturduğu elde bitini
beklediğinden dolayı yavaş çalışır. İstenmeyen bu durumu engellemek için paralel toplama devreleri,
öngörülü elde üreteci (look ahead carry) toplama devreleri ile tasarlanır.
5.1
Deney
5
Şekil 2: Tam toplayıcı doğruluk tablosu ve devresi.
Şekil 3: n-bitlik paralel toplayıcı yapısı.
Toplama devreleri ile tabana veya tabanın 1 eksiğine tümleme yöntemleri kullanılarak çıkarma
işlemi gerçeklenebilir. Sayısal sistemlerde genellikle taban olarak 2 kullanıldığından ikiye veya bire
tümleme kullanılarak çıkarma işlemi gerçekleştirilir. İkiye tümleme, 2 tabanında, basamak sayısı n olan
bir B sayısının B2 = 2n – B şeklindeki ifadesidir. İki sayı birbirinden çıkarılacağı zaman çıkarılan sayının
ikiye tümleyeni ile eksilen sayı toplanır. Böylece, T = A + B2
toplamı, A + 2n – B = 2n +(A–B)
ifadesine eşit olur. Buna göre,
i) A≥B ise T = 1XXX...X biçiminde n+1 hanelidir ve 1 atıldığında (2n ifadesi toplamdan çıkarılıyor)
A-B elde edilir.
ii) A<B ise T = 2n + (A–B) = 2n – (B–A) toplamı n hanelidir (sonuç negatiftir), bu durumda
toplam, (B–A) sayısının 2 tabanına tümlenmişi olur. Bir sayının 2’ye tümlemesinin 2’ye tümlemesi, bu
sayının kendisine eşit olacağından dolayı T toplamının 2 tabanına tümlemesini (T2) alarak (B–A) sayısı
elde edilmiş olur. (A–B) farkı ise elde edilen sayının negatifidir. Benzer şekilde bire tümleme ile
çıkarma işlemi gerçeklenebilir. Şekil 4’te 4-bitlik paralel toplayıcı tümdevresi, 74283, kullanılarak topla
ve çıkar kontrol girişleri ile toplama ve ikiye tümleme ile çıkarma işlemini gerçekleyen devre verilmiştir.
5.2
Deney
5
Şekil 4: 74283 tümdevresi ile tasarlanan toplama/çıkarma devresi.
İki sayının birbirine göre büyük, küçük veya eşit olduğunu gösteren devrelere karşılaştırma
devreleri denir. Karşılaştırma işlemi en yüksek anlamlı bitten veya en düşük anlamlı bitten başlanarak
tekrarlamalı olarak yapılabilir. Şekil 5’te verildiği gibi bir bitlik karşılaştırıcı birim modüllerinin birbirlerine
kaskad bağlanması ile n-bitlik karşılaştırıcı devresi gerçeklenebilir.
Şekil 5: En anlamlı bitten başlanarak n-bitlik iki sayının karşılaştırılması için kullanılan tekrarlamalı yapı
Karşılaştırma işlemi n. karşılaştırma birim modülüne (A>B)i = 0, (A=B)i = 1 ve (A<B)i = 0 ‘ın
uygulanması ile başlar. Karşılaştırma devresinin birim modülü, iki temel yapıdan oluşur. Birinci temel
yapı, iki girişine, Ai ve Bi , gelen bitleri karşılaştırarak ai : Ai > Bi bi : Ai < Bi ve ci : Ai = Bi çıkışlarını
üreten yapıdır. İkinci temel yapı ise A ve B sayılarının (n-1). bitten (i+1). bite kadar olan bitlerin
karşılaştırılması sonucunda elde edilen fi+1, gi+1, hi+1 girişleri ve birinci temel yapıdan gelen ai, bi, ci
girişleri ile bir sonraki birim modüle A ve B sayılarının (n-1). bitten i. bite kadar olan bitlerin
karşılaştırma sonucunu, fi, gi, hi, veren yapıdır. Şekil 6’da karşılaştırma birim modülünün yapıları
gösterilmiştir.
5.3
Deney
5
Şekil 6: Karşılaştırma devresi birim modülünün bloklarla gösterilimi.
Birinci temel yapıda ai, bi ve ci çıkışlarına ilişkin ifadeler şu şekildedir :
ai
1 eger
0
Ai
aksi
Bi
halde
bi
1 eger
Ai
0
halde
aksi
Bi
1 eger
ci
__
Eğer Ai > Bi ise Ai =1, Bi =0’dır. Yani ai = Ai . Bi olur.
__
Eğer Ai < Bi ise Ai =0, Bi =1’dir. Yani bi = Ai . Bi olur.
0
aksi
Ai
Bi
halde
i = 0, 1, 2, ..., (n-1)
i = 0, 1, 2, ..., (n-1)
Eğer Ai = Bi ise Ai =0, Bi =0’dır veya Ai =1, Bi =1’dir.
__
__
Yani ci = Ai . Bi +
Ai . Bi = Ai
Bi = ai
i = 0, 1, 2, ..., (n-1)
bi olur.
İkinci yapıda fi, gi ve hi çıkışlarına ilişkin ifadeler ise şu şekildedir :
fi, (n-1). bitten i. bite kadar olan bitlerin gösterdiği sayılardan An
gi, (n-1). bitten i. bite kadar olan bitlerin gösterdiği sayılardan An
1
An 2 ... Ai > B n 1 Bn 2 ... Bi ise 1,
1
hi, (n-1). bitten i. bite kadar olan bitlerin gösterdiği sayılardan An
An 2 ... Ai = B n 1 Bn 2 ... Bi ise 1,
1
An 2 ... Ai < B n 1 Bn 2 ... Bi ise 1
değerini almaktadır.
fi = 1 olması için fi+1 = 1 veya gi+1 = 1 ve ai = 1 olması gerekir.
gi = 1 olması için gi+1 = 1 ve ci = 1 olması gerekir.
fi = fi+1 + gi+1.ai
gi = gi+1.ci
hi = 1 olması için hi+1 = 1 veya gi+1 = 1 ve bi = 1 olması gerekir.
hi = hi+1 + gi+1.bi olur.
Yukarıda verilen ifadeler ile karşılaştırma devresinin birim modülünün kapı elemanları kullanılarak
tasarımı, Şekil 7’de verilmiştir. Ayrıca dört bitlik karşılaştırma devresi olarak 7485 tümdevresi
bulunmaktadır.
5.4
Deney
5
Şekil 7: Karşılaştırma devresi birim modülünün lojik kapılarla gerçeklenmesi.
2.1. Adım 1
Deney öncesi hazırladığınız 2-bitlik paralel toplayıcı devrenizi deney setine kurunuz. Devrenizde
bulunan bütün tümdevrelerin besleme ve toprak bağlantısını yapınız. Devrenizin girişlerini lojik
anahtarlardan
alıp
çıkışlarını
LED’lere
bağlayarak
devrenizin
istenilen
işlevi
gerçekleştirip
gerçekleştirmediğini saptayınız.
2.2. Adım 2
Şekil 4’te verilen devreyi deney setine kurunuz. Devrede bulunan bütün tümdevrelerin besleme ve
toprak bağlantısını yapınız. Devrenin girişlerini lojik anahtarlardan alıp çıkışlarını LED’lere bağlayarak
Tablo 1’i doldurunuz.
Tablo 1: Toplama ve çıkarma devresi sonuç tablosu.
T/Ç
A
B
0
8
7
0
11
12
0
3
4
1
1
5
1
6
6
1
14
9
A3A2A1A0
B3B2B1B0
C4
S3S2S1S0
5.5
Deney
5
2.3. Adım 3
7485 tümdevresini deney setine yerleştiriniz. Tümdevrenin girişlerini lojik anahtarlardan alıp
gerekli tüm bağlantıları yaptıktan sonra çıkışları LED’lere bağlayınız ve Tablo 2’yi doldurunuz.
Tablo 2: Karşılaştırma devresi sonuç tablosu.
A
B
8
3
4
4
12
15
2
13
11
11
10
0
A3A2A1A0
B3B2B1B0
A=B
A>B
A<B
3. Malzeme Listesi
Malzeme
Adet
1
1
7485 – 4-bit karşılaştırıcı tümdevre
1
1
74283 – 4-bit paralel toplayıcı tümdevre
1
5.6
Deney
6
Bellek Elemanlarının Gerçeklenmesi ve Analizi
Eğer bir devrenin çıkışı, sadece girişlerin o anki değerlerine bağlı olmayıp, aynı zamanda çıkışların
geçmiş değerlerine bağlı ise, bu devre, ardışıl devre olarak adlandırılır. Böylece ardışıl devreler geçmiş
değerler hakkında bilgilere sahip olur.
En temel ardışıl devre elemanı, bellek (flip-flop) elemanıdır. Bellek elemanı, daha kompleks ardışıl
devrelerde ikili saklama elemanı olarak kullanılır. Bellek elemanları, bellek elemanının tipine göre iki
veya daha fazla girişe ve iki adet çıkışa, Q ve Q, sahiptir. Bellek elemanı işlem yaparken Q çıkışı, her
zaman Q değerinin tümleyenine sahip olur. Yeni giriş değerleri uygulanana kadar çıkış, 0 veya 1
durumunda kalır. Yeni giriş değerleri uygulandığında ise bellek elemanının çıkışı, 0’da iken 1’e (flip)
veya 1’de iken 0’a (flop) geçer veya değişmez (durumunu korur). Temel olarak dört adet bellek
elemanı, RS, D, T ve JK, vardır. Bellek elemanları, saat girişi olarak uygulanan girişlerine göre
asenkron, darbe tetiklemeli, kenar (düşen veya yükselen) tetiklemeli ve ana-uydu bellek elemanları
olarak birbirinden ayrılırlar.
1.1. Asenkron RS bellek elemanı
RS bellek elemanının iki temel girişi, R (reset) ve S (set), vardır. R girişi, Q çıkışını 0 ve S girişi, Q
çıkışını 1 yapmak için kullanılır. Şekil 1’de asenkron RS bellek elemanının doğruluk tablosu ve sembolü
verilmektedir.
Şekil 1: a) Asenkron RS bellek elemanının doğruluk tablosu, b) Sembolü.
Doğruluk tablosunda Q+, bir sonraki anda çıkış değeri iken, Q, o andaki çıkış değeridir. Bu
gösterim şekli, bütün deneyler boyunca sürecektir. Asenkron RS bellek elemanının NAND ve NOR
kapıları ile tasarımı sırasıyla Şekil 2a ve Şekil 2b’de verilmiştir.
Şekil 2: a) NAND kapıları ile asenkron RS bellek elemanı,
b) NOR kapıları ile asenkron RS bellek elemanı.
6.1
Deney
6
Asenkron RS bellek elemanı, diğer bellek elemanlarının tasarımında bir temel hücre oluşturur ve
bir bellek elemanının tasarımı için asenkron RS bellek elemanı ve eklenmesi gereken kapı elemanları
kullanılır.
1.2. Darbe tetiklemeli RS bellek elemanı
RS bellek elemanları, bir saat girişi olmadan asenkron olabildikleri gibi bir saat girişi ile çıkış
değişimlerinin senkronize edilmesi ile senkron olabilir. Her iki durumda da doğruluk tablosu aynıdır ve
senkron RS bellek elemanında, bellek elemanını aktif eden saatin geçişi oluşmadıkça bellek elemanı,
çıkış değerini korur. Darbe tetiklemeli RS bellek elemanın doğruluk tablosu, NAND kapıları ile tasarımı
ve sembolü Şekil 3’te verilmiştir.
Şekil 3: a) Darbe tetiklemeli RS bellek elemanının doğruluk tablosu,
b) NAND kapıları ile tasarımı, c) Sembolü.
1.3. Darbe Tetiklemeli D bellek elemanı
D bellek elemanı her zaman senkrondur ve bir bitin saklanmasında veya gecikmelerin
oluşturulmasında kullanılır. Bu bellek elemanının saat girişine ek olarak bir adet girişi, D (data veya
delay), vardır. D girişine uygulanan bir değer, saat işaretinin aktif hale gelmesi ile Q çıkışına aktarılır. D
bellek elemanının doğruluk tablosu, RS bellek elemanı kullanılarak tasarımı ve sembolü Şekil 4’te
verilmiştir.
Şekil 4: a) Darbe tetiklemeli D bellek elemanının doğruluk tablosu,
b) NAND ve NOT kapıları ile tasarımı, c) Sembolü.
6.2
Deney
6
1.4. Darbe tetiklemeli T bellek elemanı
T bellek elemanının saat işaretine ek olarak bir adet girişi, T, vardır. Saat işaretinin aktif olması ile
T girişi 0 olduğunda çıkış işareti korunurken, 1 olduğunda ise çıkış işareti, bir önceki çıkışın tümleyen
değerini (toggle) alır. Şekil 5’te, T bellek elemanının doğruluk tablosu, RS bellek elemanı kullanılarak
elde edilen tasarımı ve sembolü verilmiştir.
Şekil 5: a) Darbe tetiklemeli T bellek elemanının doğruluk tablosu,
b) AND ve NOR kapıları ile tasarımı, c) Sembolü.
1.5. Darbe tetiklemeli JK bellek elemanı
JK bellek elemanı her zaman senkrondur. Saat işaretine ek olarak bellek elemanının iki adet girişi,
J ve K, vardır. Bu girişler birbirinden bağımsız olarak aktif hale getirildiğinde RS bellek elemanının S ve
R girişlerine benzer şekilde çalışır. RS bellek elemanının belirlenmemiş durumunda, S=R=1 iken, ise
J=K=1 olduğunda bellek elemanı çıkışı, bir önceki çıkışın tümleyenini (toggle) verir. JK bellek
elemanının doğruluk tablosu, RS bellek elemanı kullanılarak elde edilen tasarımı ve sembolü Şekil 6’da
verilmiştir.
Şekil 6: a) Darbe tetiklemeli J-K bellek elemanının doğruluk tablosu,
b) AND ve NOR kapıları ile tasarımı, c) Sembolü.
6.3
Deney
6
Darbe tetiklemeli bellek elemanlarının, bir bellek elemanı olarak kullanımında getirdiği kısıtlamalar
ve problemler vardır. Örnek olarak, saat işareti 1 olduğu zaman giriş işareti (bu işaret bir lojik gürültü
olabilir) bellek elemanı çıkışına aktarılır. Aynı zamanda JK bellek elemanında J=K=CLK=1 olduğu
zaman darbe tetiklemeli bellek elemanı osilasyona girer. Darbe tetiklemeli bellek elemanlarının bu
problemlerine çözüm üretmek için bellek elemanları farklı yöntemler izlenerek tasarlanır.
1.6. Kenar tetiklemeli bellek elemanı
Bir kenar tetiklemeli bellek elemanı saat işaretinin 0’dan 1’e (yükselen) veya 1’den 0’a (düşen)
geçişlerinde aktif hale gelir. Kenar tetikleme mekanizması, saat işareti ile saat işaretine göre daha dar
bir darbeyi üreten yapıdır. Bu dar darbe, bellek elemanının çalışması için yeterli olur. Burada darbe
süresinin, çıkış işaretinin üretilmesi ve geri besleme olarak girişlere gönderilme süresinden daha düşük
olmasına dikkat edilmesi gerekir. Şekil 7, bir NOT kapısı üzerinde üretilen gecikme ile gerçeklenen
basit bir kenar tetiklemeli bellek elemanı tasarımını ve sembolünü göstermektedir. Kenar tetiklemeli
bellek elemanlarının kullanılmasının nedeni, saat işaretinin düşen veya yükselen kenarında tetikleme
oluştuğunda, bellek elemanının, saat işaretinin bir diğer tetikleme kenarına kadar girişlerinde meydana
gelen değişimlere kapalı olması ve saat işaretinin tetiklenmesi ile çıkışın güncellenmesidir.
Şekil 7: a) Yükselen kenar tetiklemeli J-K bellek elemanı, b) Sembolü.
1.7. Ana-uydu bellek elemanı
Darbe tetiklemeli bellek elemanlarının problemlerine bir çözüm, iki adet darbe tetiklemeli bellek
elemanının birleştirilmesini içeren bir ana-uydu bellek eleman yapısı kullanmaktır. Şekil 8’de ana-uydu
D bellek elemanı ve sembolü verilmiştir.
Şekil 8: a) Ana-uydu D bellek elemanı, b) Sembolü.
6.4
Deney
6
Darbe tetiklemeli iki adet D bellek elemanı bir NOT kapısı ile birleştirilmiştir. Böylece ana D bellek
elemanı, saat darbesinin lojik 1 seviyesinde tetiklenirken uydu D bellek elemanı, saat darbesinin lojik 0
seviyesinde tetiklenir. Böylelikle ana-uydu D bellek elemanı, saat girişi 1 iken D girişindeki
değişimlerden etkilenmez. Uydu D bellek elemanının girişine bilgi CLK=1 olduğu zaman gelir fakat
CLK=0 olana kadar girişindeki bilgi çıkışa aktarılmaz. Yine de CLK=1 iken, yani ana D bellek elemanının
saat girişi aktif iken, ana bellek elemanının çıkışı, girişine açıktır. Bellek elemanının doğru çalıştığından
emin olmak için gereken D girişindeki işaretin, CLK=0 işaretinden hemen önce, sırasında ve hemen
sonra kendi lojik seviyesinde kararlı olmasını sağlamak gerekir. Böylelikle darbe tetiklemeli bellek
eleman çıkışlarının saat işareti aktif olduğunda girişlerine açık olması engellenir. Bu tasarımın bir eksiği,
çıkışın bir saat darbesi geç oluşmasıdır.
Bellek elemanlarının aynı zamanda asenkron preset ve clear girişleri de vardır ve böylelikle bellek
elemanlarının çıkışları bu girişler yardımıyla sırasıyla lojik 1 ve 0’a ayarlanabilir. Tek bir biti saklayan n
adet bellek elemanının birleştirilmesi ile n bitlik saklayıcılar (latch) oluşturulabilir. 7475 ve 74373
sırasıyla dört ve sekiz adet D bellek elemanı ve kontrol girişleri ile sırasıyla 4 ve 8 bitlik saklayıcı
tümdevreleridir. Saklayıcıların yanı sıra n adet D bellek elemanından oluşan yazıcılar (register) vardır.
74175, dört bitlik bir yazıcı tümdevresidir. Saklayıcılar ile yazıcıları birbirinden ayıran en önemli fark,
saklayıcıların darbe tetiklemeli, yazıcıların ise kenar tetiklemeli olmasıdır.
2.1. Adım 1
Şekil 2a’da verilen devreyi deney setine kurunuz. Kullanılan tümdevrelerin besleme ve toprak
bağlayınız. Bu devrenin, doğruluk tablosunu sağlayıp sağlamadığını belirleyiniz. Aynı işlemleri Şekil 3
ve Şekil 4 için de tekrarlayınız.
2.2. Adım 2
Şekil 6’da verilen devreyi deney setine kurunuz. Kullanılan tümdevrelerin besleme ve toprak
bağlayınız. Bu devrenin, doğruluk tablosunu sağlayıp sağlamadığını belirleyiniz. Aynı işlemleri Şekil 5’te
verilen devreler için de tekrarlayınız.
2.3. Adım 3
İki adet yükselen kenar tetiklemeli D bellek elemanı içeren 7474 tümdevresini deney setine
yerleştiriniz. Tümdevrenin besleme ve toprak bağlantılarını yapınız. Tek bir bellek elemanı için devrenin
Preset, Clear, D girişlerini lojik anahtarlardan alıp Clock girişini debounce pushbutton’dan alınız. Bellek
elemanının çıkışlarını ve Clock girişini LED’lere bağlayıp Tablo 1’i doldurunuz. Aynı işlemleri iki adet
düşen kenar tetiklemeli JK bellek elemanı içeren 7476 tümdevresi için tekrar edip Tablo 2’yi
doldurunuz.
6.5
Deney
6
Tablo 1: Yükselen kenar tetiklemeli D bellek elemanı doğruluk tablosu.
Tablo 2: Düşen kenar tetiklemeli JK bellek elemanı doğruluk tablosu.
3. Malzeme Listesi
Malzeme
Adet
2
7402 – NOR tümdevresi
1
7404 – NOT tümdevresi
1
1
7474 – D bellek tümdevresi
1
7476 – JK bellek tümdevresi
1
6.6
Deney
7
Senkron Ardışıl Devre Analizi
Kombinezonsal devrelerin çıkışları, sadece o andaki giriş değerlerine bağlı iken ardışıl devrelerin
çıkışları, o andaki giriş değerlerine ve durumlara bağlıdır. Dolayısıyla, ardışıl devreler (makine),
kombinezonsal devrelerden farklı olarak geçmiş durumları saklayan bellek elemanları içerirler. Çıkış
türlerine göre Mealy ve Moore olmak üzere iki tip ardışıl devre vardır. Mealy tipi ardışıl devrede çıkışlar,
o andaki girişlere ve durumlara bağlıdır. Moore tipi ardışıl devrede ise çıkışlar yalnızca o andaki
durumlara bağlıdır. Bu durum sırasıyla Şekil 1’de gösterilmiştir.
Şekil 1: a) Mealy tipi ardışıl devre modeli, b) Moore tipi ardışıl devre modeli.
Ardışıl devreler, osilatörlü olup olmamalarına göre asenkron ve senkron olmak üzere ikiye ayrılırlar.
Asenkron ardışıl devrelerde merkezi saat yoktur ve durum geçişleri, giriş değerlerinin değişmesi ile
sağlanır. Senkron ardışıl devrelerde ise, periyodik saat darbeleri üreten bir merkezi saat vardır ve bu
merkezi saat, bütün bellek elemanlarının saat girişlerine bağlanmıştır. Devre, sadece saat tarafından
tetiklendiğinde durumunu değiştirir ve yeni durum, devrenin tetiklendiği andaki girişlere ve duruma
bağlıdır. Diğer saat darbesi gelene kadar devre durumunu korur. Eğer senkron ardışıl devrede
kullanılmayan durumlar varsa ve devre bu durumlardan birine gittiğinde kullanılan durumlara geri
dönemiyorsa, devrenin kilitlenen türden olduğu belirtilir.
7.1
Deney
7
Bir senkron ardışıl devrenin analiz aşamaları genel olarak şu şekildedir:
Verilen devre yardımıyla bellek elemanlarının giriş ve ardışıl devrenin çıkış fonksiyonları, o
anki durum ve ardışıl devrenin giriş değişkenleri cinsinden belirlenir.
Bellek elemanlarının giriş fonksiyonları ve tanım bağıntıları kullanılarak devrenin durum
denklemleri elde edilir. Durum denklemleri, bir sonraki durumları belirleyen ifadelerdir.
Bellek elemanlarının tanım bağıntıları, Q+=JQ’+K’Q, Q+=D, Q+=S+R’Q ve Q+=TQ’+T’Q
şeklindedir.
Elde edilen durum denklemleri ve ardışıl devrenin çıkış fonksiyonları ile durum tablosu
veya durum diyagramı oluşturulur.
Senkron ardışıl devrelerde, başlangıç durumu ve giriş dizisi verildiğinde, bir sonraki durumların ve
çıkışların zamana göre değişimini gösteren diyagramlara zaman diyagramı denir. Fiziksel olarak bir
senkron ardışıl devrenin girişleri saat işaretinin tetiklenmesiyle aynı anda değiştirilemeyeceği için
girişler, saat işaretinin tetiklenmesinden, yani istenen durumların sağlanmasından ancak bir süre sonra
değiştirilebilir. Mealy tipi devrede çıkışlar, o andaki girişlere de bağlı olduğu için bu süreç içerisinde
devre çıkışlarında istenmeyen değerler görülebilir. Bu sürece, kritik zaman aralığı denir. Bu zaman
aralığında devrenin çıkışları hatalıdır. Hatalı çıkışlar, zararlı veya zararsız olarak ikiye ayrılır. Hatalı
çıkışlar aynı zamanda kendi içlerinde, hatalı çıkışın 0 veya 1 değerine sahip olmasına göre ikiye ayrılır.
Kritik zaman aralığı öncesi, kritik zaman aralığı ve kritik zaman aralığı sonrasında çıkışta sürekli bir
değişim, 010 veya 101 değişimi varsa, bu çıkışın sırasıyla hatalı zararlı 1 veya 0 değerine sahip olduğu
belirtilir. Diğer durumlarda çıkış, hatalı zararsızdır. Moore tipi makinelerde ise bu tür hatalı çıkışlar söz
konusu değildir. Mealy tipi makinelerde hatalı çıkışlardan kurtulmak için çeşitli yöntemler vardır. Bu
yöntemlerden biri, Mealy tipi makinenin gerçeklediği fonksiyonu, durum sayısının artmasını göz önüne
alarak Moore makineleri ile gerçeklemektir. Şekil 2’de zararlı ve zararsız çıkışlar gösterilmektedir ve
durum geçişlerinin saat işaretinin yükselen kenarında olduğu kabul edilmiştir.
7.2
Deney
7
Şekil 2: Zararlı ve zararsız hatalı çıkışların zaman diyagramı üzerinde gösterimi.
Bu deneyde analizi yapılacak Mealy makinesine ilişkin devre şeması, Şekil 3’te verilmiştir.
Şekil 3: Analizi yapılacak senkron ardışıl devre.
Teorik olarak, SSI elemanları ile sentez yaparken kullanılacak kapı sayısı ve kapı giriş yelpaze sayısı
ile bellek elemanı sayısının minimalleştirilmesi esas alınır. Ancak uygulamada, tümleşik devreler
kullanıldığından minimallik kavramı, tümleşik devre sayısı ile ilişkili olmaktadır. Şekil 3’te verilen devre
için toplam 6 adet tümleşik devre gerekirken ortak bileşenler için ortak yapılar kullanarak ve aynı tür
kapı dönüşümü yaparak NAND ve EXOR kapıları ile tasarlanan Şekil 4’teki devre için toplam 3 adet
tümleşik devre gerekmektedir.
7.3
Deney
7
Şekil 4: Şekil 3’te verilen devrenin NAND ve EXOR kapıları ile tasarımı.
Şekil 3’teki devre yardımıyla bellek elemanlarının giriş fonksiyonları ve çıkış fonksiyonu
D1 = Q1.Q2’ + x’.Q2 + x.Q2’
D2 = x’.Q2 + Q1’.Q2’ + Q1.Q2
z=x
Q2’
(1)
olarak belirlenir. D tipi bellek elemanının tanım bağıntısını kullanarak durum denklemleri;
Q+1 = Q1.Q2’ + x’.Q2 + x.Q2’
Q+2 = x’.Q2 + Q1’.Q2’ + Q1.Q2
(2)
olarak bulunur. Tüm giriş ve durum kombinasyonları için bir sonraki durumlar ve devrenin çıkışını
içeren durum tablosu Tablo 1’de verilmiştir.
Tablo 1: Şekil 4’te verilen senkron ardışıl devrenin durum tablosu.
x
Q1
Q2
Q+1
Q+2
z
0
0
0
0
1
1
0
0
1
1
1
0
0
1
0
1
0
1
0
1
1
1
1
0
1
0
0
1
1
0
1
0
1
0
0
1
1
1
0
1
0
0
1
1
1
0
1
1
2.1. Adım 1
Şekil 4’te verilen devreyi deney setine kurunuz. Bütün tümleşik elemanlara besleme ve toprak
bağlantılarını yapınız. Devre girişini, lojik anahtardan aldıktan sonra, istediğiniz başlangıç durumunu
elde edebilmek için bellek elemanlarının preset ve clear girişlerini lojik anahtarlara bağlayarak bellek
elemanlarının saat girişlerini, ortak debounce pushbutton’dan alınız. Bellek elemanlarının ve devrenin
çıkışlarını LED’lere bağlayınız. Kurduğunuz devrenin durum diyagramına göre çalışıp çalışmadığını,
bellek elemanlarının clear ve preset girişlerini kullanarak ve bellek elemanlarının ve devrenin çıkışlarını
LED’lerden gözleyerek saptayınız.
7.4
Deney
7
2.2. Adım 2
Q1Q2 = 00 başlangıç durumu için zaman diyagramlarını tamamlayınız. Oluşacak hatalı çıkışların
türlerini belirleyiniz.
2.3. Adım 3
Q1Q2 = 11 başlangıç durumu için zaman diyagramlarını tamamlayınız. Oluşacak hatalı çıkışların
türlerini belirleyiniz.
3. Malzeme Listesi
Malzeme
Adet
1
1
1
7.5
Deney
8
Senkron Ardışıl Devre Sentezi
Ardışıl devrelerin tasarımı için çeşitli yöntemler vardır. Aşağıda bu yöntemlerden birinin aşamaları
verilmiştir. Buna göre;
1. Ardışıl fonksiyonun sözle tanımından durum diyagramının elde edilmesi.
2. Elde edilen durum diyagramının indirgenmesi (state reduction).
3. Durum kodlaması (state assignment).
4. Durum tablosunun oluşturulması.
5. Ardışıl devrenin tasarımında kullanılacak bellek elemanlarının seçimi.
6. Ardışıl devrenin uyarma tablosunun oluşturulması ve bellek elemanlarının ters tanım
bağıntıları ile bellek elemanlarının giriş ve ardışıl devrenin çıkış fonksiyonlarının elde
edilmesi.
7. Ardışıl devrenin gerçeklenmesi.
Sözle Tanım: Üç bitlik çift eşlenik bit üreticisinin (even parity generator) ardışıl devre elemanları ile
tasarlanması istenmektedir. Ardışıl devrenin bir adet seri x girişi ve bu girişten üç bit alındığında, bu
bitlerin içindeki bir sayısı tek ise 1, çift ise 0 değerine ve ara durumlarda 0 değerine sahip olan bir adet
Z çıkışı vardır. Üç bit alındıktan ve buna göre çıkış üretildikten sonra tekrar yeni giriş dizisinin başlangıç
bitinin beklendiği duruma geri dönülecektir. Verilen sözle tanım ile ardışıl fonksiyonun durum
diyagramı, Şekil 1’de verilmiştir.
A/
0
0
B/
0
0
1
0
D/
0
0
F/
0
1
1
1
1
1
C/
0
0
0
1
E/
0
0
G/
1
Şekil 1: Üç bitlik çift eşlenik üreticisi durum diyagramı.
8.1
Deney
8
Durum indirgeme aşamasında eş durumlara rastlanmaz. Durum kodlaması aşamasında ise Şekil
8.1’de verilen durum diyagramındaki durumlar, A : 000, B : 010, C : 011, D : 110, E : 111, F : 100 ve
G : 101 olarak kodlanmıştır. Bu kodlamaya göre oluşan durum ve uyarma tabloları, Şekil 2’de
verilmiştir.
Şekil 2: Senkron ardışıl devrenin durum ve uyarma tabloları.
Ardışıl devrenin tasarımında kullanılacak bellek elemanları için JK bellek elemanı seçilmiştir. JK
bellek elemanının ters tanım bağıntısı ve devrenin uyarma tablosu yardımıyla bellek elemanlarının giriş
fonksiyonları, J1 : Q2, K1 : Q2’, J2 : Q1’, K2 : Q1, J3 : x.Q1’ + x.Q2, K3 : x + Q2’ ve devrenin çıkış
fonksiyonu, Z : Q2’.Q3 şeklinde belirlenir. Bu fonksiyonların NAND kapıları ile gerçeklenmesi sonucu
oluşan devre, Şekil 3’te verilmiştir.
Şekil 3: NAND kapıları ve JK bellek elemanları ile çift eşlenik bit üreticisi.
8.2
Deney
8
2.1. Adım 1
Şekil 3’te verilen devreyi deney setine kurunuz. Kullanılan bütün tümdevrelerin besleme ve toprak
bağlantısını yapınız. Devrenizin x girişini lojik anahtardan alırken CLK girişini debounce pushbutton’dan
alınız. Bellek elemanlarının Preset ve Clear girişlerini başlangıç durumlarını ayarlayabilmek için lojik
anahtarlara bağlayınız. Devrenizin çıkışını ve bellek elemanlarının çıkışlarını LED’lere bağlayarak
devrenizin durum tablosunu sağlayıp sağlamadığını gösteriniz.
2.2. Adım 2
000 durumundan başlayarak her saat darbesinin düşen kenarından önce bir bit gönderecek şekilde
x girişine 0101000111010100101 dizisini (ilk bit 1) uygulayıp çıkış dizisini belirleyiniz.
3. Malzeme Listesi
Malzeme
Adet
2
2
8.3
Deney
9
Asenkron ve Senkron Sayıcılar
En az bir durum dizisini tekrar eden ardışıl devrelere sayıcı denir. Sayıcılar, çeşitli durum dizilerini
tekrar edebilir. Buna göre sayıcılar, ileri, geri, ileri/geri, programlanabilir, ikili kodda, BCD, Gray gibi
çeşitli türlerde olabilir. Sayıcılar, bellek elemanlarının tetiklenmesine göre asenkron ve senkron olarak
ikiye ayrılır. Asenkron sayıcılarda, bir bellek elemanı kendinden daha düşük anlamlı ilk bellek
elemanının çıkışı ile tetiklenir. En düşük anlamlı bellek elemanı ise uygulanan darbeler (veya saat) ile
tetiklenir. Şekil 1’de modülo 16 (24) asenkron ileri sayıcısı verilmiştir.
Şekil 1: 4-bitlik asenkron ileri sayıcı devresi.
Şekil 1’de verilen devredeki J-K bellek elemanları düşen kenar tetiklemelidir ve tüm J ve K
girişlerine lojik 1 değeri atanmıştır. Böylece J-K bellek eleman çıkışlarının, (Q) bir önceki çıkışlarının
tümleyeni olması sağlanmıştır. Asenkron sayıcının zaman diyagramı, Şekil 2’de verilmiştir.
Şekil 2: 4-bitlik asenkron ileri sayıcının zaman diyagramı.
Asenkron sayıcı tümdevresi olarak 7493 tümdevresi örnek gösterilebilir. 7493 tümdevresi, 4-bitlik
bir asenkron sayıcıdır. Bu tümdevrenin kontrol girişi olarak 2 adet reset girişi, RO1, RO2, iki adet saat
girişi, CKA, CKB ve dört adet çıkışı, QD, QC, QB ve QA (MSB : QD) vardır. RO1 ve RO2 reset girişlerinin
9.1
Deney
9
her ikisi de lojik 1 değerinde aktiftir ve bu iki kontrol girişi lojik 1 değerine sahip olduğunda çıkışlar,
lojik 0 değerini alırlar, yani sayıcı sıfırlanır. Reset girişleri aktif değil iken QA çıkışı, CKB’ye
bağlandığında 7493 tümdevresi modülo 16 sayar. Bu durum, Şekil 3a’da gösterilmiştir. Şekil 3b’de,
7493 tümdevresi ve bir AND kapısı ile tasarlanan BCD sayıcısı verilmiştir. Buna göre BCD sayıcı
gerçeklenirken çıkışlar 1010 (QD ve QB lojik 1) olduğunda AND kapısının çıkışı, lojik 1 olacak ve reset
girişleri, tümdevrenin çıkışlarını sıfırlayacak ve sayma işlemi devam edecektir.
Şekil 3: a) 7493 tümdevresi ile modülo 16 sayıcı, b) 7493 tümdevresi ile BCD sayıcı.
Şekil 3b’de verilen BCD sayıcı birim bloğu ile elde edilen 0-99 sayıcısı Şekil 4’te verilmiştir.
Şekil 4: Şekil 9.3b’de verilen BCD sayıcı yardımıyla gerçeklenen 0-99 sayıcı.
Senkron sayıcılarda ise merkezi bir saat bütün bellek elemanlarını aynı anda tetikler. Bu yüzden
senkron sayıcılar, asenkron sayıcılara göre daha hızlıdır. Şekil 5’te 4-bitlik senkron ileri sayıcı devresi
verilmiştir.
9.2
Deney
9
Şekil 5: 4-bitlik senkron ileri sayıcı.
Şekil 5’te verilen devre yardımıyla tasarlanan 4-bitlik ileri/geri sayıcı devresi Şekil 6’da gösterilmiştir.
Şekil 6: 4-bitlik senkron ileri/geri sayıcı.
İleri/geri sayma yetenekleri yanında senkron sayıcılara paralel yükleme yeteneği kazandırılarak
sayıcının istenilen sayıdan başlayarak sayması sağlanabilir. 74161, paralel yüklemeli bir sayıcı
tümdevresidir. ENableP (ENP), ENableT (ENT), Load ve Clear olmak üzere dört adet kontrol girişi, saat
girişi ve dört bitlik paralel girişi ile dört bitlik paralel çıkışı ve bir bitlik elde çıkışı vardır. Clear ve Load
lojik 0’da, ENP ve ENT ise lojik 1’de aktiftir. Clear girişi, tümdevrenin paralel çıkışlarına lojik 0 değerini
yüklemek, Load girişi ise paralel girişteki değeri yüklemek için kullanılırken ENP ve ENT kontrol girişleri
sayma işlemini durdurmak veya devam ettirmek amacıyla kullanılır. Şekil 7’de 74161 tümdevresi ile
tasarlanan sayıcı örnekleri verilmiştir.
9.3
Deney
9
Şekil 7: a) BCD sayıcı, b) 8-15 arası sayıcı, c) 3-12 arası sayıcı.
Sayıcılar genelde, bir olayın gerçekleşme sayısının saptanmasında veya sayısal bir sistemde
işlemleri denetlemekte kullanılan zamanlama işaretlerinin elde edilmesinde kullanılır. Bu uygulamalar,
frekans bölme, bilgi saklama, darbe sayma gibi uygulamalar olabilir.
2.1. Adım 1
Şekil 1’de verilen devreyi deney setine kurunuz. Tümdevrelerin gerekli bütün bağlantılarını yapınız.
Bellek elemanlarının saat girişini 1Hz’lik TTL dalga işaretinden alınız. Bellek elemanlarının girişlerine
uygun değerleri verdikten sonra çıkışları LED’lerden gözleyerek devrenizin istenilen işlevi gerçekleyip
gerçeklemediğini saptayınız.
2.2. Adım 2
Şekil 3b’deki devreyi deney setine kurunuz. Tümdevrenin gerekli bütün bağlantılarını yapınız. Saat
işaret girişini, 1Hz’lik TTL dalga işaretinden alınız. Tümdevrenin çıkışlarını LED’lerden gözleyerek
devrenizin istenilen işlevi gerçekleyip gerçeklemediğini saptayınız.
2.3. Adım 3
Şekil 5’te verilen devreyi deney setine kurunuz. Tümdevrelerin gerekli bütün bağlantılarını yapınız.
Bellek elemanlarının saat girişini 1Hz’lik TTL dalga işaretinden alınız. Bellek elemanlarının çıkışlarını
LED’lerden gözleyerek devrenizin istenilen işlevi gerçekleyip gerçeklemediğini saptayınız.
2.4. Adım 4
Şekil 7a,b,c’de verilen devreleri deney setine sırasıyla kurunuz. Tümdevrelerin gerekli bütün
bağlantılarını yapınız. Saat işareti girişini 1Hz’lik TTL dalga işaretinden alınız. Tümdevrenin çıkışlarını
LED’lerden gözleyerek devrenizin istenilen işlevi gerçekleyip gerçeklemediğini saptayınız.
9.4
Deney
9
3. Malzeme Listesi
Malzeme
Adet
1
1
2
7493 – asenkron sayıcı tümdevresi
2
74161 – senkron sayıcı tümdevresi
1
9.5
Deney
10
Yazıcılar
Bir yazıcı (register), ikili bilgileri tutmak için kullanılan bir grup ikili saklama hücresinden oluşur.
Her bir bellek elemanı bir bitlik bilgiyi saklama yeteneğine sahip olduğu için bir grup bellek elemanı,
yazıcıları meydana getirir. Bir n-bitlik yazıcı, n adet bellek elemanından oluşur ve n bit içeren bir bilgiyi
saklar. Bellek elemanlarının yanı sıra, bazı bilgi işletim fonksiyonlarını gerçeklemek için yazıcılar,
kombinezonsal kapılar içerebilir. Yazıcılarda, genel olarak bellek elemanları ikili bilgiyi tutarken, kapılar,
yeni bilginin yazıcılara aktarımının nasıl ve ne zaman yapılacağını kontrol eder.
MSI devrelerinde değişik türde yazıcılar mevcuttur. En basit bir yazıcı, sadece bellek elemanları
içeren bir yazıcıdır. Şekil 1’de dört adet D bellek elemanı ve ortak saat girişi ile tasarlanan böyle bir
yazıcı devresi gösterilmiştir. Ortak saat işaretinin tetiklenmesi ile bellek elemanları girişlerindeki o anki
bilgiler, 4-bitlik yazıcıya aktarılır.
Şekil 1: 4-bitlik yazıcı.
Yeni bir bilginin yazıcıya aktarımı, yazıcıya yükleme olarak adlandırılır. Eğer yazıcının bütün bitleri
bir tek saat darbesi ile aynı anda yükleniyorsa, yükleme işleminin paralel olarak gerçeklendiği belirtilir.
Şekil 1’de verilen yazıcının CLK girişine bir darbenin uygulanması ile bütün girişler paralel olarak
yüklenir. Bu yazıcıda CLK girişi, yeni bilginin yazıcıya aktarılmasını kontrol eden bir etkin (enable)
giriştir. Çoğu sayısal devrelerde ise sürekli saat darbeleri üreten bir merkezi saat üreteci vardır ve bu
saat darbeleri, sistemdeki bütün bellek elemanlarına uygulanır. Bu yüzden yazıcılarda bilgi işletim
fonksiyonları, etkin girişleri kontrol eden ayrı kontrol birimleri ile gerçeklenir. Şekil 2’de yükle etkin
girişi ile 4-bitlik paralel yüklemeli yazıcı devresi verilmiştir.
10.1
Deney
10
Yazıcılar
Şekil 2: 4-bitlik paralel yüklemeli yazıcı.
İkili bilgisini sağa veya sola doğru öteleme yeteneğine sahip olan yazıcıya, ötelemeli yazıcı (shift
register) denilir. Bir ötelemeli yazıcı, kaskad bağlanmış bellek elemanlar zincirinden oluşur. Öyle ki bir
bellek elemanının çıkışı, bir sonraki bellek elemanının girişine ve merkezi bir saat işareti, bütün bellek
elemanlarına bağlanarak öteleme işleminin adım adım yapılması sağlanır. Şekil 3’te 4 adet D bellek
elemanı ile gerçeklenen bir ötelemeli yazıcı devresi verilmiştir. Bu devrede seri giriş işareti yerine Q4’
işaretinin uygulanması ile gerçeklenen Johnson (ring) sayıcı devresi, Şekil 4’te verilmiştir.
Şekil 3: Ötelemeli yazıcı.
Şekil 4: Johnson sayıcısı.
Ötelemeli yazıcılar, seri bilgiyi paralele ve paralel bilgiyi seri bilgiye çevirmek için kullanılabilir.
Ötelenerek seri olarak girilen bilgi, ötelemeli yazıcının bütün bellek elemanlarının çıkışlarına ulaşılırsa,
10.2
Deney
10
Yazıcılar
bellek elemanlarının çıkışlarından paralel olarak alınabilir. Eğer bir ötelemeli yazıcıya paralel yükleme
yeteneği kazandırılırsa, paralel olarak girilen bilgi veya yazıcıda saklanan bilgi, ötelenerek seri olarak
elde edilebilir. Paralel yükleme, içeriğini koruma, sağa/sola öteleme yeteneklerine sahip bir yazıcı, D
bellek elemanları ve 4x1 çoğullayıcılar kullanılarak gerçeklenebilir. Bunun yanında MSI devre
elemanlarından universal shift register, 74194 tümdevresi, paralel yükleme, içeriğini koruma, sağa/sola
öteleme özellikleri olan bir yazıcıdır. S0 ve S1 kontrol girişlerine uygun değerler verilerek bu özellikler
etkin hale getirilir.
Bir sayısal sistemde eğer bilgi her seferinde sadece bir bitin aktarılması ve işlenmesi şeklinde
çalışıyorsa, bu sayısal sistemin seri modda çalıştığı belirtilir. Bir yazıcının içeriği bir başka yazıcıya,
bilgilerin bir yazıcıdan diğerine seri olarak ötelenmesi şeklinde aktarılır. Bir A yazıcısından B yazıcısına
seri veri aktarımı ve işaretlerin zaman diyagramı, Şekil 5’te gösterilmiştir. A yazıcısında saklanan
verinin kaybolmaması için A yazıcısının seri çıkışı ile seri girişi arasında veri aktarımı sağlanmıştır ve
öteleme kontrol girişi, SC, yazıcıların ne kadar öteleneceğini belirlemek için konulmuştur.
Şekil 5: a) A ve B yazıcıları arasında seri veri aktarımı, b) Zaman diyagramı.
Şekil 6, 4-bitlik ötelemeli yazıcılar arasında seri veri aktarımını gerçekleyen devreyi göstermektedir.
10.3
Deney
10
Yazıcılar
Şekil 6: a) CP işaretini üreten devre, b) Seri veri aktarım devresi.
Şekil 6’da verilen devrede yükleme ve veri aktarımı işlemlerinin kontrol edilmesi için kullanılan bir
adet
A / Y kontrol girişi vardır. Kontrol girişi, lojik 1 değerine sahip olduğunda 74161 sayıcısının içeriği
sıfırlanır ve 74194 ötelemeli yazıcılara girişlerinde bulunan değerler yüklenir. Kontrol girişi, lojik 0
değerine sahip olduğunda ise Şekil 10.6a’da verilen 74161 sayıcısı sıfırdan dörde kadar sayar. Bu dört
saat darbesi boyunca ise A ötelemeli yazıcısında bulunan veriler, B ötelemeli yazıcısına aktarılır. Sayıcı
dörde ulaştığında ise kendi içeriğini korur ve yazıcıların saat işareti, CP, lojik 0 değerine sahip olur.
2.1. Adım 1
Şekil 1’de verilen devreyi deney setine kurunuz. Devrede bulunan bütün tümdevrelerin besleme ve
toprak bağlantılarını yapınız. Bellek elemanlarının preset ve clear girişlerine lojik 1 değeri uygulayınız.
Bellek elemanlarının saat girişlerini 1Hz’lik TTL darbe üreticisinden alınız. Devrenin girişlerini lojik
anahtarlardan alıp, devrenin çıkışlarını LED’lere bağladıktan sonra devrenizin istenilen fonksiyonu
gerçekleyip gerçeklemediğini saptayınız.
2.2. Adım 2
Şekil 3’te verilen devreyi deney setine kurunuz. Devrede bulunan bütün tümdevrelerin besleme ve
toprak bağlantılarını yapınız. Bellek elemanlarının preset ve clear girişlerine lojik 1 değeri uygulayınız.
Bellek elemanlarının saat girişlerini 1Hz’lik TTL darbe üreticisinden alınız. Devrenin girişini lojik
anahtardan alıp, devrenin çıkışlarını LED’lere bağladıktan sonra devrenizin istenilen fonksiyonu
gerçekleyip gerçeklemediğini saptayınız.
10.4
Deney
10
Yazıcılar
2.3. Adım 3
74194 tümdevresini deney setine yerleştirip besleme ve toprak bağlantılarını yapınız. Tümdevrenin
clear, S0, S1, kontrol girişlerini, A, B, C ve D paralel girişlerini ve SRin ve SLin seri girişlerini lojik
anahtarlardan alıp CLK girişini debounce pushbutton’dan alınız. Tümdevrenin çıkışlarını LED’lere
bağlayıp Tablo 1’de verilen zaman diyagramını doldurunuz.
2.4. Adım 4
Şekil 6’da verilen devreyi deney setine kurunuz. Devrede bulunan bütün tümdevrelerin besleme ve
toprak bağlantılarını yapınız. CLK saat işaretini 1Hz’lik TTL darbe üreticisinden ve A / Y kontrol girişini,
yazıcıların paralel girişlerini lojik anahtarlardan alınız. Yazıcıların çıkışlarını LED’lere bağlayarak seri veri
aktarım işlemini gerçekleştiriniz.
3. Malzeme Listesi
Malzeme
Adet
1
2
74161 – senkron sayıcı tümdevresi
1
74194 – ötelemeli yazıcı tümdevresi
2
10.5
SAYISAL SİSTEMLER LABORATUVARI
KATALOG SAYFALARI
ITU
Elektronik ve
Haberleşme
Mühendisliği
Bölümü
2011
Revised March 2002
CD4001BC/CD4011BC
Quad 2-Input NOR Buffered B Series Gate •
Quad 2-Input NAND Buffered B Series Gate
General Description
Features
The CD4001BC and CD4011BC quad gates are monolithic
complementary MOS (CMOS) integrated circuits constructed with N- and P-channel enhancement mode transistors. They have equal source and sink current
capabilities and conform to standard B series output drive.
The devices also have buffered outputs which improve
transfer characteristics by providing very high gain.
■ Low power TTL:
Fan out of 2 driving 74L compatibility:
or 1 driving 74LS
■ 5V–10V–15V parametric ratings
■ Symmetrical output characteristics
■ Maximum input leakage 1 µA at 15V over full
temperature range
All inputs are protected against static discharge with diodes
to VDD and VSS.
Ordering Code:
Order Number
Package Number
Package Description
CD4001BCM
M14A
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow
CD4001BCSJ
M14D
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
CD4001BCN
N14A
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide
CD4011BCM
M14A
CD4011BCN
N14A
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagrams
Pin Assignments for DIP, SOIC and SOP
CD4001BC
Top View
© 2002 Fairchild Semiconductor Corporation
Pin Assignments for DIP and SOIC
CD4011BC
Top View
DS005939
www.fairchildsemi.com
CD4001BC/CD4011BC Quad 2-Input NOR Buffered B Series Gate • Quad 2-Input NAND Buffered B Series Gate
October 1987
CD4001BC/CD4011BC
Schematic Diagrams
CD4001BC
1
/4 of device shown
J=A+B
Logical “1” = HIGH
Logical “0” = LOW
All inputs protected by standard
CMOS protection circuit.
CD4011BC
1
/4 of device shown
J=A•B
Logical “1” = HIGH
Logical “0” = LOW
All inputs protected by standard
CMOS protection circuit.
2
Recommended Operating
Conditions
(Note 2)
−0.5V to VDD +0.5V
Voltage at any Pin
Operating Range (VDD)
Power Dissipation (PD)
Dual-In-Line
700 mW
Small Outline
500 mW
−65°C to +150°C
Storage Temperature (TS)
Lead Temperature (TL)
DC Electrical Characteristics
IDD
VOL
Note 2: All voltages measured with respect to VSS unless otherwise specified.
260°C
(Soldering, 10 seconds)
Parameter
(Note 2)
−55°C
Conditions
Min
VIH
IOL
IOH
IIN
Min
+125°C
Typ
Max
Min
Max
Quiescent Device
VDD = 5V, VIN = VDD or VSS
0.25
0.004
0.25
0.5
0.005
0.50
15
1.0
0.006
1.0
30
LOW Level
VDD = 5V
0.05
0
0.05
0.05
Output Voltage
VDD = 10V
0.05
0
0.05
0.05
0.05
0
0.05
0.05
|IO| < 1 µA
HIGH Level
VDD = 5V
Output Voltage
VDD = 10V
4.95
5
9.95
9.95
10
9.95
14.95
14.95
15
14.95
µA
V
4.95
V
LOW Level
VDD = 5V, VO = 4.5V
1.5
2
1.5
Input Voltage
VDD = 10V, VO = 9.0V
3.0
4
3.0
3.0
VDD = 15V, VO = 13.5V
4.0
6
4.0
4.0
1.5
HIGH Level
VDD = 5V, VO = 0.5V
3.5
3.5
3
3.5
Input Voltage
VDD = 10V, VO = 1.0V
7.0
7.0
6
7.0
VDD = 15V, VO = 1.5V
11.0
11.0
9
11.0
LOW Level Output
VDD = 5V, VO = 0.4V
0.64
0.51
0.88
0.36
Current
VDD = 10V, VO = 0.5V
1.6
1.3
2.25
0.9
(Note 3)
VDD = 15V, VO = 1.5V
4.2
3.4
8.8
2.4
HIGH Level Output
VDD = 5V, VO = 4.6V
−0.64
−0.51
−0.88
−0.36
Current
VDD = 10V, VO = 9.5V
−1.6
−1.3
−2.25
−0.9
(Note 3)
VDD = 15V, VO = 13.5V
−4.2
−3.4
−8.8
−2.4
Input Current
Units
7.5
4.95
|IO| < 1 µA
VDD = 15V
VIL
+25°C
Max
Current
VDD = 15V
VOH
−55°C to +125°C
CD4001BC, CD4011BC
Note 1: “Absolute Maximum Ratings” are those values beyond which the
safety of the device cannot be guaranteed. Except for “Operating Temperature Range” they are not meant to imply that the devices should be operated at these limits. The Electrical Characteristics tables provide conditions
for actual device operation.
−0.5 VDC to +18 VDC
VDD Range
Symbol
3 VDC to 15 VDC
Operating Temperature Range
V
V
mA
mA
VDD = 15V, VIN = 0V
−0.10
−10−5
−0.10
−1.0
VDD = 15V, VIN = 15V
0.1
10−5
0.10
1.0
µA
Note 3: IOL and IOH are tested one output at a time.
AC Electrical Characteristics
(Note 4)
CD4001BC: TA = 25°C, Input tr; tf = 20 ns. CL = 50 pF, RL = 200k. Typical temperature coefficient is 0.3%/°C.
Symbol
tPHL
tPLH
tTHL, tTLH
Typ
Max
Propagation Delay Time,
Parameter
VDD = 5V
120
250
HIGH-to-LOW Level
VDD = 10V
50
100
VDD = 15V
35
70
Propagation Delay Time,
VDD = 5V
110
250
LOW-to-HIGH Level
VDD = 10V
50
100
VDD = 15V
35
70
VDD = 5V
90
200
VDD = 10V
50
100
VDD = 15V
40
80
7.5
Transition Time
Conditions
CIN
Average Input Capacitance
Any Input
5
CPD
Power Dissipation Capacity
Any Gate
14
Units
ns
ns
ns
pF
pF
Note 4: AC Parameters are guaranteed by DC correlated testing.
3
CD4001BC/CD4011BC
Absolute Maximum Ratings(Note 1)
CD4001BC/CD4011BC
AC Electrical Characteristics
(Note 5)
CD4011BC: TA= 25°C, Input tr; tf = 20 ns. CL = 50 pF, RL = 200k. Typical Temperature Coefficient is 0.3%/°C.
Symbol
tPHL
tPLH
Parameter
Conditions
Typ
Max
120
250
VDD = 10V
50
100
VDD = 15V
35
70
Propagation Delay,
VDD = 5V
85
250
LOW-to-HIGH Level
VDD = 10V
40
100
VDD = 15V
30
70
VDD = 5V
90
200
VDD = 10V
50
100
VDD = 15V
40
80
7.5
Propagation Delay,
VDD = 5V
HIGH-to-LOW Level
tTHL, tTLH Transition Time
CIN
Average Input Capacitance
Any Input
5
CPD
Power Dissipation Capacity
Any Gate
14
Note 5: AC Parameters are guaranteed by DC correlated testing.
Typical Performance Characteristics
Typical
Transfer Characteristics
Typical
Typical
4
Units
ns
ns
ns
pF
pF
Revised March 2000
DM74LS00
Quad 2-Input NAND Gate
General Description
This device contains four independent gates each of which
performs the logic NAND function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS00M
M14A
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
DM74LS00SJ
M14D
DM74LS00N
N14A
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Connection Diagram
Function Table
Y = AB
Inputs
Output
A
B
Y
L
L
H
L
H
H
H
L
H
H
H
L
H = HIGH Logic Level
L = LOW Logic Level
DS006439
DM74LS00 Quad 2-Input NAND Gate
August 1986
Revised March 2000
DM74LS02
Quad 2-Input NOR Gate
General Description
performs the logic NOR function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS02M
M14A
DM74LS02SJ
M14D
DM74LS02N
N14A
Connection Diagram
Function Table
Y= A+B
Inputs
Output
A
B
Y
L
L
H
L
H
L
H
L
L
H
H
L
L = LOW Logic Level
DS006441
DM74LS02 Quad 2-Input NOR Gate
May 1986
DM74LS02
Absolute Maximum Ratings(Note 1)
Supply Voltage
Note 1: The “Absolute Maximum Ratings” are those values beyond which
the safety of the device cannot be guaranteed. The device should not be
operated at these limits. The parametric values defined in the Electrical
Characteristics tables are not guaranteed at the absolute maximum ratings.
The “Recommended Operating Conditions” table will define the conditions
for actual device operation.
7V
Input Voltage
7V
0°C to +70°C
Operating Free Air Temperature Range
−65°C to +150°C
Storage Temperature Range
Recommended Operating Conditions
Symbol
Parameter
Min
Nom
Max
4.75
5
5.25
Units
VCC
Supply Voltage
VIH
HIGH Level Input Voltage
V
VIL
LOW Level Input Voltage
0.8
V
IOH
HIGH Level Output Current
−0.4
mA
IOL
LOW Level Output Current
8
mA
TA
Free Air Operating Temperature
70
°C
2
V
0
Electrical Characteristics
over recommended operating free air temperature range (unless otherwise noted)
Symbol
Parameter
Conditions
VI
Input Clamp Voltage
VCC = Min, II = −18 mA
VOH
HIGH Level
VCC = Min, IOH = Max,
VOL
Output Voltage
VIL = Max
LOW Level
VCC = Min, IOL = Max,
Output Voltage
VIH = Min
Min
Typ
(Note 2)
2.7
IOL = 4 mA, VCC = Min
Max
Units
−1.5
V
3.4
V
0.35
0.5
0.25
0.4
V
II
Input Current @ Max Input Voltage
VCC = Max, VI = 7V
0.1
IIH
HIGH Level Input Current
VCC = Max, VI = 2.7V
20
µA
IIL
LOW Level Input Current
VCC = Max, VI = 0.4V
−0.40
mA
IOS
Short Circuit Output Current
VCC = Max (Note 3)
−100
mA
ICCH
Supply Current with Outputs HIGH
VCC = Max
1.6
3.2
mA
ICCL
Supply Current with Outputs LOW
VCC = Max
2.8
5.4
mA
−20
mA
Note 2: All typicals are at VCC = 5V, TA = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.
Switching Characteristics
at VCC = 5V and TA = 25°C
RL = 2 kΩ
Symbol
CL = 15 pF
Parameter
Min
tPLH
Propagation Delay Time
LOW-to-HIGH Level Output
tPHL
Propagation Delay Time
HIGH-to-LOW Level Output
2
Max
CL = 50 pF
Min
Units
Max
13
18
ns
10
15
ns
Revised March 2000
DM74LS04
Hex Inverting Gates
General Description
This device contains six independent gates each of which
performs the logic INVERT function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS04M
M14A
DM74LS04SJ
M14D
DM74LS04N
N14A
Connection Diagram
Function Table
Y=A
Input
Output
A
Y
L
H
H
L
L = LOW Logic Level
DS006345
DM74LS04 Hex Inverting Gates
August 1986
Revised March 2000
DM74LS08
Quad 2-Input AND Gates
General Description
performs the logic AND function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS08M
M14A
DM74LS08SJ
M14D
DM74LS08N
N14A
Connection Diagram
Function Table
Y = AB
Inputs
Output
A
B
Y
L
L
L
L
H
L
H
L
L
H
H
H
L = LOW Logic Level
DS006347
DM74LS08 Quad 2-Input AND Gates
August 1986
Revised March 2000
DM74LS11
Triple 3-Input AND Gate
General Description
This device contains three independent gates each of
which performs the logic AND function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS11M
M14A
DM74LS11N
N14A
Connection Diagram
Function Table
Y = ABC
Inputs
Output
A
B
C
Y
X
X
L
L
X
L
X
L
L
X
X
L
H
H
H
H
L = LOW Logic Level
X = Either LOW or HIGH Logic Level
DS006350
DM74LS11 Triple 3-Input AND Gate
August 1986
Revised March 2000
DM74LS32
Quad 2-Input OR Gate
General Description
performs the logic OR function.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS32M
M14A
DM74LS32SJ
M14D
DM74LS32N
N14A
Connection Diagram
Function Table
Y=A+B
Inputs
Output
A
B
L
L
Y
L
L
H
H
H
L
H
H
H
H
L = LOW Logic Level
DS006361
DM74LS32 Quad 2-Input OR Gate
June 1986
Revised July 2001
DM7474
Dual Positive-Edge-Triggered D-Type Flip-Flops
with Preset, Clear and Complementary Outputs
General Description
This device contains two independent positive-edge-triggered D-type flip-flops with complementary outputs. The
information on the D input is accepted by the flip-flops on
the positive going edge of the clock pulse. The triggering
occurs at a voltage level and is not directly related to the
transition time of the rising edge of the clock. The data on
the D input may be changed while the clock is LOW or
HIGH without affecting the outputs as long as the data
setup and hold times are not violated. A LOW logic level on
the preset or clear inputs will set or reset the outputs
regardless of the logic levels of the other inputs.
Ordering Code:
Order Number
Package Number
Package Description
DM7474M
M14A
DM7474N
N14A
Connection Diagram
Function Table
Inputs
Outputs
PR
CLR
CLK
D
Q
L
H
X
X
H
Q
L
H
L
X
X
L
H
L
L
X
X
H
H
↑
H
H
L
H
H
↑
L
L
H
H
H
L
X
Q0
Q0
H
H
(Note 1) (Note 1)
L = LOW Logic Level
↑ = Positive-going transition of the clock.
Q0 = The output logic level of Q before the indicated input conditions were
established.
Note 1: This configuration is nonstable; that is, it will not persist when either
the preset and/or clear inputs return to their inactive (HIGH) level.
DS006526
DM7474 Dual Positive-Edge-Triggered D-Type Flip-Flops with Preset, Clear and Complementary Outputs
September 1986
Revised July 2001
DM7476
Dual Master-Slave J-K Flip-Flops with
Clear, Preset, and Complementary Outputs
General Description
This device contains two independent positive pulse triggered J-K flip-flops with complementary outputs. The J and
K data is processed by the flip-flop after a complete clock
pulse. While the clock is LOW the slave is isolated from the
master. On the positive transition of the clock, the data
from the J and K inputs is transferred to the master. While
the clock is HIGH the J and K inputs are disabled. On the
negative transition of the clock, the data from the master is
transferred to the slave. The logic state of J and K inputs
must not be allowed to change while the clock is HIGH.
The data is transferred to the outputs on the falling edge of
the clock pulse. A LOW logic level on the preset or clear
inputs will set or reset the outputs regardless of the logic
levels of the other inputs.
Ordering Code:
Order Number
DM7476N
Package Number
N16E
Package Description
Connection Diagram
Function Table
Inputs
Outputs
PR
CLR
CLK
J
K
Q
L
H
X
X
X
H
L
H
L
X
X
X
L
H
L
L
X
X
X
H
H
H
H
H
H
H
H
Q
H
H
(Note 1) (Note 1)
L
L
Q0
H
L
H
Q0
L
L
H
L
H
H
H
Toggle
L = LOW Logic Level
= Positive pulse data. The J and K inputs must be held constant while
the clock is HIGH. Data is transferred to the outputs on the falling
edge of the clock pulse.
Q0 = The output logic level before the indicated input conditions were
established.
Toggle = Each output changes to the complement of its previous level on
each complete active HIGH level clock pulse.
Note 1: This configuration is nonstable; that is, it will not persist when the
preset and/or clear inputs return to their inactive (HIGH) level.
DS006528
DM7476 Dual Master-Slave J-K Flip-Flops with Clear, Preset, and Complementary Outputs
September 1986
Revised March 2000
DM74LS85
4-Bit Magnitude Comparator
General Description
Features
These 4-bit magnitude comparators perform comparison of
straight binary or BCD codes. Three fully-decoded decisions about two, 4-bit words (A, B) are made and are externally available at three outputs. These devices are fully
expandable to any number of bits without external gates.
Words of greater length may be compared by connecting
comparators in cascade. The A > B, A < B, and A = B outputs of a stage handling less-significant bits are connected
to the corresponding inputs of the next stage handling
more-significant bits. The stage handling the leastsignificant bits must have a high-level voltage applied to
the A = B input. The cascading path is implemented with
only a two-gate-level delay to reduce overall comparison
times for long words.
■ Typical power dissipation 52 mW
■ Typical delay (4-bit words) 24 ns
Ordering Code:
Order Number
Package Number
Package Description
DM74LS85M
M16A
DM74LS85N
N16E
Connection Diagram
DS006379
DM74LS85 4-Bit Magnitude Comparator
August 1986
DM74LS85
Function Table
Comparing
Cascading
Inputs
Inputs
Outputs
A3, B3
A2, B2
A1, B1
A0, B0
A>B
A<B
A=B
A>B
A<B
A3 > B3
X
X
X
X
X
X
H
L
L
A3 < B3
X
X
X
X
X
X
L
H
L
A3 = B3
A2 > B2
X
X
X
X
X
H
L
L
A3 = B3
A2 < B2
X
X
X
X
X
L
H
L
A3 = B3
A2 = B2
A1 > B1
X
X
X
X
H
L
L
A3 = B3
A2 = B2
A1 < B1
X
X
X
X
L
H
L
A3 = B3
A2 = B2
A1 = B1
A0 > B0
X
X
X
H
L
L
A3 = B3
A2 = B2
A1 = B1
A0 < B0
X
X
X
L
H
L
A3 = B3
A2 = B2
A1 = B1
A0 = B0
H
L
L
H
L
L
A3 = B3
A2 = B2
A1 = B1
A0 = B0
L
H
L
L
H
L
A3 = B3
A2 = B2
A1 = B1
A0 = B0
L
L
H
L
L
H
A3 = B3
A2 = B2
A1 = B1
A0 = B0
X
X
H
L
L
H
A3 = B3
A2 = B2
A1 = B1
A0 = B0
H
H
L
L
L
L
A3 = B3
A2 = B2
A1 = B1
A0 = B0
L
L
L
H
H
L
H = HIGH Level, L = LOW Level, X = Don’t Care
Logic Diagram
2
A=B
Revised July 2001
DM7486
Quad 2-Input Exclusive-OR Gate
General Description
performs the logic exclusive-OR function.
Ordering Code:
Order Number
DM7486N
Package Number
N14A
Package Description
Connection Diagram
Function Table
Y=A⊕B
Inputs
Output
A
B
L
L
Y
L
L
H
H
H
L
H
H
H
L
L = LOW Logic Level
DS006531
DM7486 Quad 2-Input Exclusive-OR Gate
September 1986
DM74LS90/DM74LS93
Decade and Binary Counters
General Description
Each of these monolithic counters contains four masterslave flip-flops and additional gating to provide a divide-bytwo counter and a three-stage binary counter for which the
count cycle length is divide-by-five for the ’LS90 and divideby-eight for the ’LS93.
All of these counters have a gated zero reset and the LS90
also has gated set-to-nine inputs for use in BCD nine’s complement applications.
To use their maximum count length (decade or four bit binary), the B input is connected to the QA output. The input
count pulses are applied to input A and the outputs are as
described in the appropriate truth table. A symmetrical divide-by-ten count can be obtained from the ’LS90 counters
by connecting the QD output to the A input and applying the
input count to the B input which gives a divide-by-ten square
wave at output QA.
Features
Y
Y
Typical power dissipation 45 mW
Count frequency 42 MHz
Connection Diagrams (Dual-In-Line Packages)
TL/F/6381 – 1
Order Number DM74LS90M or DM74LS90N
See NS Package Number M14A or N14A
C1995 National Semiconductor Corporation
TL/F/6381
TL/F/6381 – 2
Order Number DM74LS93M or DM74LS93N
See NS Package Number M14A or N14A
RRD-B30M105/Printed in U. S. A.
DM74LS90/DM74LS93 Decade and Binary Counters
June 1989
Function Tables
LS90
BCD Count Sequence
(See Note A)
LS90
Bi-Quinary (5-2)
(See Note B)
Output
Count
0
1
2
3
4
5
6
7
8
9
QC
QB
QA
L
L
L
L
L
L
L
L
H
H
L
L
L
L
H
H
H
H
L
L
L
L
H
H
L
L
H
H
L
L
L
H
L
H
L
H
L
H
L
H
0
1
2
3
4
5
6
7
8
9
LS93
Count Sequence
(See Note C)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
QA
QD
QC
QB
L
L
L
L
L
H
H
H
H
H
L
L
L
L
H
L
L
L
L
H
L
L
H
H
L
L
L
H
H
L
L
H
L
H
L
L
H
L
H
L
LS90
Reset/Count Truth Table
Reset Inputs
Output
Count
Output
Count
QD
QD
QC
QB
QA
L
L
L
L
L
L
L
L
H
H
H
H
H
H
H
H
L
L
L
L
H
H
H
H
L
L
L
L
H
H
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
Output
R0(1)
R0(2)
R9(1)
R9(2)
QD
H
H
X
X
L
L
X
H
H
X
L
X
X
L
L
X
H
X
L
X
L
X
L
H
L
X
L
X
L
L
H
QC
QB
L
L
L
L
L
L
COUNT
COUNT
COUNT
COUNT
QA
L
L
H
LS93
Reset/Count Truth Table
Reset Inputs
Output
R0(1)
R0(2)
QD
H
L
X
H
X
L
L
Note A: Output QA is connected to input B for BCD count.
Note B: Output QD is connected to input A for bi-quinary count.
Note C: Output QA is connected to input B.
Note D: H e High Level, L e Low Level, X e Don’t Care.
6
QC
QB
L
L
COUNT
COUNT
QA
L
Logic Diagrams
LS90
LS93
TL/F/6381 – 4
TL/F/6381 – 3
The J and K inputs shown without connection are for reference only and are functionally at a high level.
7
Revised March 2000
DM74LS138 • DM74LS139
Decoder/Demultiplexer
General Description
Features
These Schottky-clamped circuits are designed to be used
in high-performance memory-decoding or data-routing
applications, requiring very short propagation delay times.
In high-performance memory systems these decoders can
be used to minimize the effects of system decoding. When
used with high-speed memories, the delay times of these
decoders are usually less than the typical access time of
the memory. This means that the effective system delay
introduced by the decoder is negligible.
■ Designed specifically for high speed:
The DM74LS138 decodes one-of-eight lines, based upon
the conditions at the three binary select inputs and the
three enable inputs. Two active-low and one active-high
enable inputs reduce the need for external gates or inverters when expanding. A 24-line decoder can be implemented with no external inverters, and a 32-line decoder
requires only one inverter. An enable input can be used as
a data input for demultiplexing applications.
■ Typical propagation delay (3 levels of logic)
Memory decoders
Data transmission systems
■ DM74LS138 3-to-8-line decoders incorporates 3 enable
inputs to simplify cascading and/or data reception
■ DM74LS139 contains two fully independent 2-to-4-line
decoders/demultiplexers
■ Schottky clamped for high performance
DM74LS138
21 ns
DM74LS139
21 ns
■ Typical power dissipation
DM74LS138
32 mW
DM74LS139
34 mW
The DM74LS139 comprises two separate two-line-to-fourline decoders in a single package. The active-low enable
input can be used as a data line in demultiplexing applications.
All of these decoders/demultiplexers feature fully buffered
inputs, presenting only one normalized load to its driving
circuit. All inputs are clamped with high-performance
Schottky diodes to suppress line-ringing and simplify system design.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS138M
M16A
DM74LS138SJ
M16D
DM74LS138N
N16E
DM74LS139M
M16A
DM74LS139SJ
M16D
DM74LS139N
N16E
DS006391
DM74LS138 • DM74LS139 Decoder/Demultiplexer
August 1986
DM74LS138 • DM74LS139
Connection Diagrams
DM74LS138
DM74LS139
Function Tables
DM74LS138
DM74LS139
Inputs
Enable
Inputs
Outputs
Select
Enable
G1 G2 (Note 1) C B A YO Y1 Y2 Y3 Y4 Y5 Y6 Y7
Outputs
Select
G
B
A
Y0
Y1
Y2
Y3
X
H
X X X
H
H
H
H
H
H
H
H
H
X
X
H
H
H
H
L
X
X X X
H
H
H
H
H
H
H
H
L
L
L
L
H
H
H
H
L
L L L
L
H
H
H
H
H
H
H
L
L
H
H
L
H
H
H
L
L L H
H
L
H
H
H
H
H
H
L
H
L
H
H
L
H
H
L
L H L
H
H
L
H
H
H
H
H
L
H
H
H
H
H
L
H
L
L H H
H
H
H
L
H
H
H
H
H
L
H L L
H
H
H
H
L
H
H
H
H
L
H L H
H
H
H
H
H
L
H
H
H
L
H H L
H
H
H
H
H
H
L
H
H
L
H H H
H
H
H
H
H
H
H
L
H = HIGH Level
L = LOW Level
X = Don’t Care
Note 1: G2 = G2A + G2B
Logic Diagrams
DM74LS138
DM74LS139
2
74F148 8-Line to 3-Line Priority Encoder
April 1988
Revised July 1999
74F148
8-Line to 3-Line Priority Encoder
General Description
Features
The F148 provides three bits of binary coded output representing the position of the highest order active input, along
with an output indicating the presence of any active input. It
is easily expanded via input and output enables to provide
priority encoding over many bits.
■ Encodes eight data lines in priority
■ Provides 3-bit binary priority code
■ Input enable capability
■ Signals when data is present on any input
■ Cascadable for priority encoding of n bits
Ordering Code:
Order Number
Package Number
Package Description
74F148SC
M16A
74F148SJ
M16D
74F148PC
N16E
Logic Symbols
Connection Diagram
IEEE/IEC
Truth Table
Inputs
Outputs
EI
I0
I1
I2
I3
I4
I5
I6
H
X
X
X
X
X
X
X
I7 GS A0 A1 A2 EO
X
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
L
L
X
X
X
X
X
X
X
L
L
L
L
L
H
L
X
X
X
X
X
X
L
H
L
H
L
L
H
L
X
X
X
X
X
L
H
H
L
L
H
L
H
L
X
X
X
X
L
H
H
H
L
H
H
L
H
L
X
X
X
L
H
H
H
H
L
L
L
H
H
L
X
X
L
H
H
H
H
H
L
H
L
H
H
L
X
L
H
H
H
H
H
H
L
L
H
H
H
L
L
H
H
H
H
H
H
H
L
H
H
H
H
H
H = HIGH Voltage Level
L = LOW Voltage Level
X = Immaterial
DS009480
74F148
Unit Loading/Fan Out
Pin Names
U.L.
Input IIH/IIL
Description
HIGH/LOW
Output IOH/IOL
I0
Priority Input (Active LOW)
1.0/1.0
20 µA/−0.6 mA
I1–I7
Priority Inputs (Active LOW)
1.0/2.0
20 µA/−1.2 mA
EI
Enable Input (Active LOW)
1.0/1.0
20 µA/−0.6 mA
EO
Enable Output (Active LOW)
50/33.3
−1 mA/20 mA
GS
Group Signal Output (Active LOW)
50/33.3
−1 mA/20 mA
A0–A2
Address Outputs (Active LOW)
50/33.3
−1 mA/20 mA
Functional Description
The F148 8-input priority encoder accepts data from eight
active LOW inputs (I0–I7) and provides a binary representation on the three active LOW outputs. A priority is
assigned to each input so that when two or more inputs are
simultaneously active, the input with the highest priority is
represented on the output, with input line 7 having the highest priority. A HIGH on the Enable Input (EI) will force all
outputs to the inactive (HIGH) state and allow new data to
settle without producing erroneous information at the out-
puts.A Group Signal output (GS) and Enable Output (EO)
are provided along with the three priority data outputs (A2,
A1, A0). GS is active LOW when any input is LOW: this
indicates when any input is active. EO is active LOW when
all inputs are HIGH. Using the Enable Output along with
the Enable Input allows cascading for priority encoding on
any number of input signals. Both EO and GS are in the
inactive HIGH state when the Enable Input is HIGH.
Logic Diagram
Application
16-Input Priority Encoder
Please note that this diagram is provided only for the understanding of logic
operations and should not be used to estimate propagation delays.
2
Revised March 2000
DM74LS153
Dual 1-of-4 Line Data Selectors/Multiplexers
General Description
Features
Each of these data selectors/multiplexers contains inverters and drivers to supply fully complementary, on-chip,
binary decoding data selection to the AND-OR-invert
gates. Separate strobe inputs are provided for each of the
two four-line sections.
■ Permits multiplexing from N lines to 1 line
■ Performs at parallel-to-serial conversion
■ Strobe (enable) line provided for cascading
(N lines to n lines)
■ High fan-out, low impedance, totem pole outputs
■ Typical average propagation delay times
From data
14 ns
From strobe
19 ns
From select
22 ns
Ordering Code:
Order Number
Package Number
Package Description
DM74LS153M
M16A
DM74LS153N
N16E
Connection Diagram
Function Table
Select
Data Inputs
Inputs
Strobe
Output
Y
B
A
C0
C1
C2
C3
G
X
X
X
X
X
X
H
L
L
L
L
X
X
X
L
L
L
L
H
X
X
X
L
H
L
H
X
L
X
X
L
L
L
H
X
H
X
X
L
H
H
L
X
X
L
X
L
L
H
L
X
X
H
X
L
H
H
H
X
X
X
L
L
L
H
H
X
X
X
H
L
H
Select inputs A and B are common to both sections.
H = HIGH Level
L = LOW Level
X = Don't Care
DS006393
DM74LS153 Dual 1-of-4 Line Data Selectors/Multiplexers
August 1986
DM74LS153
Logic Diagram
2
Revised April 2000
DM74LS161A • DM74LS163A
Synchronous 4-Bit Binary Counters
General Description
These synchronous, presettable counters feature an internal carry look-ahead for application in high-speed counting
designs. The DM74LS161A and DM74LS163A are 4-bit
binary counters. The carry output is decoded by means of
a NOR gate, thus preventing spikes during the normal
counting mode of operation. Synchronous operation is provided by having all flip-flops clocked simultaneously so that
the outputs change coincident with each other when so
instructed by the count-enable inputs and internal gating.
This mode of operation eliminates the output counting
spikes which are normally associated with asynchronous
(ripple clock) counters. A buffered clock input triggers the
four flip-flops on the rising (positive-going) edge of the
clock input waveform.
These counters are fully programmable; that is, the outputs
may be preset to either level. As presetting is synchronous,
setting up a low level at the load input disables the counter
and causes the outputs to agree with the setup data after
the next clock pulse, regardless of the levels of the enable
input. The clear function for the DM74LS161A is asynchronous; and a low level at the clear input sets all four of the
flip-flop outputs LOW, regardless of the levels of clock,
load, or enable inputs. The clear function for the
DM74LS163A is synchronous; and a low level at the clear
inputs sets all four of the flip-flop outputs LOW after the
next clock pulse, regardless of the levels of the enable
inputs. This synchronous clear allows the count length to
be modified easily, as decoding the maximum count
desired can be accomplished with one external NAND
gate. The gate output is connected to the clear input to
synchronously clear the counter to all low outputs.
The carry look-ahead circuitry provides for cascading
counters for n-bit synchronous applications without additional gating. Instrumental in accomplishing this function
are two count-enable inputs and a ripple carry output.
Both count-enable inputs (P and T) must be HIGH to count,
and input T is fed forward to enable the ripple carry output.
The ripple carry output thus enabled will produce a highlevel output pulse with a duration approximately equal to
the high-level portion of the QA output. This high-level overflow ripple carry pulse can be used to enable successive
cascaded stages. HIGH-to-LOW level transitions at the
enable P or T inputs may occur, regardless of the logic
level of the clock.
These counters feature a fully independent clock circuit.
Changes made to control inputs (enable P or T or load) that
will modify the operating mode have no effect until clocking
occurs. The function of the counter (whether enabled, disabled, loading, or counting) will be dictated solely by the
conditions meeting the stable set-up and hold times.
Features
■ Synchronously programmable
■ Internal look-ahead for fast counting
■ Carry output for n-bit cascading
■ Synchronous counting
■ Load control line
■ Diode-clamped inputs
■ Typical propagation time, clock to Q output 14 ns
■ Typical clock frequency 32 MHz
Ordering Code:
Order Number
DM74LS161AM
Package Number
Package Description
M16A
DM74LS161AN
N16E
DM74LS163AM
M16A
DM74LS163AN
N16E
DS006397
DM74LS161A • DM74LS163A Synchronous 4-Bit Binary Counters
August 1986
DM74LS161A • DM74LS163A
Connection Diagram
Logic Diagram
DM74LS163A
The DM74LS161A is similar, however, the clear buffer is connected directly to the flip-flops.
2
Revised March 2000
DM74LS194A
4-Bit Bidirectional Universal Shift Register
General Description
Features
This bidirectional shift register is designed to incorporate
virtually all of the features a system designer may want in a
shift register; they feature parallel inputs, parallel outputs,
right-shift and left-shift serial inputs, operating-mode-control inputs, and a direct overriding clear line. The register
has four distinct modes of operation, namely:
■ Parallel inputs and outputs
■ Four operating modes:
Synchronous parallel load
Right shift
Left shift
Do nothing
Parallel (broadside) load
Shift right (in the direction QA toward QD)
■ Positive edge-triggered clocking
Shift left (in the direction QD toward QA)
■ Direct overriding clear
Inhibit clock (do nothing)
Synchronous parallel loading is accomplished by applying
the four bits of data and taking both mode control inputs,
S0 and S1, HIGH. The data is loaded into the associated
flip-flops and appear at the outputs after the positive transition of the clock input. During loading, serial data flow is
inhibited.
Shift right is accomplished synchronously with the rising
edge of the clock pulse when S0 is HIGH and S1 is LOW.
Serial data for this mode is entered at the shift-right data
input. When S0 is LOW and S1 is HIGH, data shifts left
synchronously and new data is entered at the shift-left
serial input.
Clocking of the flip-flop is inhibited when both mode control
inputs are LOW.
Ordering Code:
Order Number
Package Number
Package Description
DM74LS194AM
M16A
DM74LS194AN
N16E
Connection Diagram
DS006407
DM74LS194A 4-Bit Bidirectional Universal Shift Register
August 1986
DM74LS194A
Function Table
Inputs
Clear
Mode
S1
S0
Clock
Outputs
Serial
Left
Parallel
Right
A
B
C
D
QA
QB
QC
QD
L
X
X
X
X
X
X
X
X
X
L
L
L
L
H
X
X
L
X
X
X
X
X
X
QA0
QB0
QC0
QD0
H
H
H
↑
X
X
a
b
c
d
a
b
c
d
H
L
H
↑
X
H
X
X
X
X
H
QAn
QBn
QCn
H
L
H
↑
X
L
X
X
X
X
L
QAn
QBn
QCn
H
H
L
↑
H
X
X
X
X
X
QBn
QCn
QDn
H
H
H
L
↑
L
X
X
X
X
X
QBn
QCn
QDn
L
H
L
L
X
X
X
X
X
X
X
QA0
QB0
QC0
QD0
H = HIGH Level (steady state)
L = LOW Level (steady state)
X = Don’t Care (any input, including transitions)
↑ = Transition from LOW-to-HIGH level
a, b, c, d = The level of steady state input at inputs A, B, C or D, respectively.
QA0, QB0, QC0, Q D0 = The level of QA, QB, QC, or QD, respectively, before the indicated steady state input conditions were established.
QAn, QBn, QCn, Q Dn = The level of QA, QB, QC, respectively, before the most-recent ↑ transition of the clock.
Logic Diagram
2
Revised March 2000
DM74LS283
4-Bit Binary Adder with Fast Carry
General Description
Features
These full adders perform the addition of two 4-bit binary
numbers. The sum (∑) outputs are provided for each bit
and the resultant carry (C4) is obtained from the fourth bit.
These adders feature full internal look ahead across all four
bits. This provides the system designer with partial lookahead performance at the economy and reduced package
count of a ripple-carry implementation.
■ Full-carry look-ahead across the four bits
The adder logic, including the carry, is implemented in its
true form meaning that the end-around carry can be
accomplished without the need for logic or level inversion.
■ Typical power dissipation per 4-bit adder 95 mW
■ Systems achieve partial look-ahead performance with
the economy of ripple carry
■ Typical add times
Two 8-bit words
25 ns
Two 16-bit words 45 ns
Ordering Code:
Order Number
Package Number
Package Description
DM74LS283M
M16A
DM74LS283N
N16E
Connection Diagram
DS006421
DM74LS283 4-Bit Binary Adder with Fast Carry
August 1986
DM74LS283
Function Table
H = HIGH Level, L = LOW Level
Input conditions at A1, B1, A2, B2, and C0 are used to determine outputs ∑1 and ∑2 and the value of the internal carry C2.
The values at C2, A3, B3, A4, and B4 are then used to determine outputs ∑3, ∑4, and C4.
Logic Diagram
2
Philips Semiconductors Programmable Logic Devices
Product specification
Programmable logic arrays
(18 × 42 × 10)
DESCRIPTION
PLUS153B/D
FEATURES
The PLUS153 PLDs are high speed,
combinatorial Programmable Logic Arrays.
The Philips Semiconductors state-of-the-art
Oxide Isolated Bipolar fabrication process is
employed to produce propagation delays as
short as 12ns.
• I/O propagation delays (worst case)
The 20-pin PLUS153 devices have a
programmable AND array and a
programmable OR array. Unlike PAL
devices, 100% product term sharing is
supported. Any of the 32 logic product terms
can be connected to any or all of the 10
output OR gates. Most PAL ICs are limited to
7 AND terms per OR function; the PLUS153
devices can support up to 32 input wide OR
functions.
• Two programmable arrays
The polarity of each output is
user-programmable as either active-High or
active-Low, thus allowing AND-OR or
AND-NOR logic implementation. This feature
adds an element of design flexibility,
particularly when implementing complex
decoding functions.
The PLUS153 devices are
user-programmable using one of several
commercially available, industry standard
PLD programmers.
PIN CONFIGURATIONS
N Package
– PLUS153B – 15ns max.
– PLUS153D – 12ns max.
• Functional superset of 16L8 and most
other 20-pin combinatorial PAL devices
– Supports 32 input wide OR functions
• 8 inputs
• 10 bi-directional I/O
• 42 AND gates
– 32 logic product terms
– 10 direction control terms
I0
1
20 VCC
I1
2
19 B9
I2
3
18 B8
I3
4
17 B7
I4
5
16 B6
I5
6
15 B5
I6
7
14 B4
I7
8
13 B3
B0
9
12 B2
GND 10
• Programmable output polarity
11 B1
N = Plastic Dual In-Line Package (300mil-wide)
– Active-High or Active-Low
• Security fuse
• 3-State outputs
• Power dissipation: 750mW (typ.)
• TTL Compatible
A Package
APPLICATIONS
• Random logic
• Code converters
• Fault detectors
• Function generators
• Address mapping
• Multiplexing
I2
I1
3
2
I0 VCC B9
1 20 19
I3
4
18 B8
I4
5
17 B7
I5
6
16 B6
I6
7
15 B5
I7
8
14 B4
9
10
11
12
13
B0 GND B1 B2 B3
A = Plastic Leaded Chip Carrier
ORDERING INFORMATION
DESCRIPTION
tPD (MAX)
ORDER CODE
DRAWING NUMBER
20-Pin Plastic Dual-In-Line 300mil-wide
15ns
PLUS153BN
0408D
20-Pin Plastic Dual-In-Line 300mil-wide
12ns
PLUS153DN
0408D
20-Pin Plastic Leaded Chip Carrier
15ns
PLUS153BA
0400E
20-Pin Plastic Leaded Chip Carrier
12ns
PLUS153DA
0400E
PAL is a registered trademark of Monolithic Memories, Inc., a wholly owned subsidiary of Advanced Micro Devices Corporation.
October 22, 1993
9
853–1285 11164
Philips Semiconductors Programmable Logic Devices
Product specification
Programmable logic arrays
(18 × 42 × 10)
PLUS153B/D
LOGIC DIAGRAM
(LOGIC TERMS–P)
I0
1
I1
2
I2
3
I3
4
I4
5
I5
6
I6
7
I7
8
(CONTROL TERMS)
B0
B1
B2
B3
B4
B5
B6
B7
B8
B9
S9
X9
X8
X7
X6
X5
X4
X3
X2
X1
31
24 23
16 15
8 7
0
NOTES:
1. All programmed ‘AND’ gate locations are pulled to logic “1”.
2. All programmed ‘OR’ gate locations are pulled to logic “0”.
3.
Programmable connection.
October 22, 1993
10
X0
S8
S7
S6
S5
S4
S3
S2
S1
S0
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
19 B9
18 B8
17 B7
16 B6
15 B5
14 B4
13 B3
12 B2
11 B1
9 B0
PAL16L8AM, PAL16L8A-2M, PAL16R4AM, PAL16R4A-2M
PAL16R6AM, PAL16R6A-2M, PAL16R8AM, PAL16R8A-2M
STANDARD HIGH-SPEED PAL CIRCUITS
SRPS016 – D2705, FEBRUARY 1984 – REVISED MARCH 1992
•
•
•
PAL16L8’
J OR W PACKAGE
Choice of Operating Speeds
High-Speed, A Devices . . . 25 MHz Min
Half-Power, A-2 Devices . . . 16 MHz Min
(TOP VIEW)
Choice of Input/Output Configuration
I
I
I
I
I
I
I
I
I
GND
Package Options Include Both Ceramic DIP
and Chip Carrier in Addition to Ceramic
Flat Package
DEVICE
I
INPUTS
3-STATE
O OUTPUTS
REGISTERED
Q OUTPUTS
I/O
PORT
S
PAL16L8
10
2
0
6
PAL16R4
8
0
4 (3-state buffers)
4
PAL16R6
8
0
6 (3-state buffers)
2
PAL16R8
8
0
8 (3-state buffers)
0
description
1
20
2
19
3
18
4
17
5
16
6
15
7
14
8
13
9
12
10
11
VCC
O
I/O
I/O
I/O
I/O
I/O
I/O
O
I
PAL16L8’
FK PACKAGE
These programmable array logic devices feature
high speed and a choice of either standard or
half-power devices. They combine Advanced
Low-Power Schottky technology with proven
titanium-tungsten fuses. These devices will
provide reliable, high-performance substitutes for
conventional
TTL
logic.
Their
easy
programmability allow for quick design of ”custom”
functions and typically results in a more compact
circuit board. In addition, chip carriers are
available for further reduction in board space.
I
I
I
VCC
O
(TOP VIEW)
I
I
I
I
I
3 2 1 20 19
18
5
17
6
16
7
15
8
14
9 10 11 12 13
I/O
I/O
I/O
I/O
I/O
I
GND
I
O
I/O
The Half-Power versions offer a choice of
operating frequency, switching speeds, and
power dissipation. In many cases, these
Half-Power devices can result in significant power
reduction from an overall system level.
4
The PAL16’ M series is characterized for
operation over the full military temperature range
of –55°C to 125°C.
PAL is a registered trademark of Advanced Micro Devices Inc.
Copyright  1992, Texas Instruments Incorporated
PRODUCTION DATA information is current as of publication date.
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.
POST OFFICE BOX 655303
• DALLAS, TEXAS 75265
1
PAL16R4AM, PAL16R4A-2M
STANDARD HIGH-SPEED PAL CIRCUITS
SRPS016 – D2705, FEBRUARY 1984 – REVISED MARCH 1992
logic diagram (positive logic)
CLK
1
Increment
First
Fuse
Numbers
I
I
I
I
I
I
I
I
2
3
4
5
6
7
8
9
0
4
8
12
16
20
24
31
19
256
288
320
352
384
416
448
480
18
512
544
576
608
640
672
704
736
I=0
1D
768
800
832
864
896
928
960
992
I=0
1D
1024
1056
1088
1120
1152
1184
1216
1248
I=0
1D
1280
1312
1344
1376
1408
1440
1472
1504
I=0
1D
17
I/O
I/O
Q
C1
16
Q
C1
15
Q
C1
14
Q
C1
1536
1568
1600
1632
1664
1696
1728
1760
13
1792
1824
1856
1888
1920
1952
1984
2016
12
11
Fuse number = First fuse number + Increment
6
28
0
32
64
96
128
160
192
224
POST OFFICE BOX 655303
• DALLAS, TEXAS 75265
I/O
I/O
OE

Burak Kurt

Transkript

Benzer belgeler

SES İLE AKTİF OLAN ANAHTAR DEVRESİ (MC2830)

çekme deneyi

Lab 1 On-Calisma

fız191 fizik ı laboratuvarında dikkat edilmesi gereken kurallar

Deney 11 - omerkaksi

Mantık Devreleri Deney Föyü

Eğlenceli Bilim Ek Deneyler

deney talep formu - TESTLA Elektrik Laboratuvarları Tic. Ltd. Şti.